FPAG学习笔记
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FPGA自学积累笔记
杨德杰
今天又双叒叕没学习
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专栏收录文章
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ISP之DGain数字增益Verilog实现（附代码）
介绍数字增益的概念以及Verilog硬件实现原创 2024-12-24 14:34:25 · 1007 阅读 · 0 评论 -
ISP算法BNR的Verilog设计与仿真（附代码）
BNR（Bayer Noise Reduction），俗称RAW域降噪，本文介绍使用Verilog实现RAW图像的高斯滤波对图像进行降噪。高斯滤波基本的算法思想还是获取一个邻域窗口，设置一个高斯卷积核，然后对RAW的四个通道分别应用高斯卷积核进行邻域像素加权。这里使用3x3高斯卷积核，由于是RAW图像，因此需要获取5x5窗口来拆分通道。一般图像高斯核为以下样子：核中心所占比例最大，往四周方向占比逐渐降低。原创 2024-12-24 14:33:35 · 1146 阅读 · 0 评论 -
ISP算法之黑电平BLC校正
介绍ISP算法中黑电平BLC方法原创 2024-12-18 21:34:07 · 2372 阅读 · 0 评论 -
ISP算法之坏点校正DPC(二)：Verilog硬件实现与仿真
讲解ISP图像信号处理器中坏点校正DPC的硬件实现原创 2024-12-16 17:49:17 · 2871 阅读 · 1 评论 -
Verilog实现图像处理的行缓存Line Buffer
使用双口RAM实现行缓存设计原创 2024-12-11 09:13:07 · 1087 阅读 · 0 评论 -
ISP图像处理Verilog仿真框架搭建（附代码）
基于Verilog的图像处理仿真框架搭建原创 2024-12-11 09:12:41 · 1389 阅读 · 0 评论 -
开源ISP介绍（3）———xil_camif IP核讲解_自定义IP核制作
从零开始封装并 打包自定义IP核，以xil_camif IP核verilog源码为例子创建新的IP核，解决自定义IP Make Error问题原创 2024-12-08 12:26:27 · 1330 阅读 · 0 评论 -
异步FIFO的实现
异步FIFO涉设计原创 2024-12-05 17:05:36 · 894 阅读 · 1 评论 -
摄像头配置——OV5640配置输出RAW格式
配置Ov5640输出RAW格式图像数据原创 2024-12-03 10:29:31 · 3416 阅读 · 0 评论 -
开源ISP介绍（1）——开源ISP的Vivado框架搭建
ZYNQ视频图像处理系统，ISP图像处理硬件实现原创 2024-12-03 10:27:56 · 2412 阅读 · 0 评论 -
Vitis HLS出现undefined reference to的可能解决办法
Vitis HLS在C仿真过程中出现“undefined reference to”的可能解决办法原创 2023-03-19 10:25:21 · 1974 阅读 · 0 评论 -
Vitis HLS 中图片以及文件相对路径的问题
可以看到SrcImage.bmp的path居然是/test/testbench/SrcImage.bmp，显然和实际磁盘的路径不同，实际磁盘的路径只是location，实际在Vitis HLS中文件的路径关系并不是以实际磁盘为主，而是以Vitis HLS中的导航目录为主，所以踩了一个大坑。于是我不管图像文件在实际磁盘的目录的相对路径，而是按Vitis的中导航目录作为相对路径的参考，将../input_img/SrcImage.bmp改为./SrcImage.bmp然后运行仿真，果然正确。原创 2023-03-17 22:38:31 · 574 阅读 · 0 评论 -
HDBits刷题-------Bcdadd100
【代码】HDBits刷题-------Bcdadd100。原创 2023-02-28 23:56:16 · 381 阅读 · 0 评论 -
FPGA按键消抖控制led----3状态机FSM
FPGA按键消抖，FPGA状态机，FPGA控制LED灯循环移动原创 2023-02-25 17:23:20 · 618 阅读 · 0 评论 -
FPGA按键消抖2
FPGA按键消抖原创 2023-02-25 16:30:57 · 108 阅读 · 0 评论 -
FPGA按键消抖方式1
FPGA按键消抖、FPGA按键控制LED灯原创 2023-02-25 14:23:41 · 830 阅读 · 0 评论 -
FPGA实现流水灯
FPGA流水灯实验原创 2023-02-25 12:38:33 · 446 阅读 · 0 评论