文章探讨了在Verilog编程中，单次调用@posedgeclk的非阻塞行为，将其与wait函数进行了类比。同时，详细阐述了有符号数和无符号数在进行右移操作>>>时的不同规则：有符号数在符号位为1时高位补1，符号位为0时高位补0，与>>操作相同；而无符号数无论最高位如何，高位始终补0。
个人学习笔记，侵权联删
1.
单次调用@(posedge clk)（没有always）
代码posedge_danci
结论是会阻塞，@(posedge clk)语句等同于wait
2.
结论
1、有符号数，符号位为1，使用>>>，高位补1；
2、有符号数，符号位为0，使用>>>，高位补0（和>>相同）；
3、无符号数，无论最高位是什么，使用>>>，高位补0；
verilog语法笔记
于 2023-07-06 14:58:09 首次发布
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