qq_45801179的博客

阻塞赋值的赋值号是用"="表示,对应的电路结构往往与触发沿没有关系,只与输入电平的变化有关系.它的操作结构可以认为是只有一个步骤的操作,即计算赋号右边的语句并更新赋值号左边的语句,此时不允许有来自任何其他verilog语句的干扰,直到现行的赋值完成,才允许下一条的赋值语句的执行.锁存器不推荐使用,但如果非要使用,一定要采用非阻塞赋值的方式,因为采用非阻塞赋值实现时序逻辑,进而实现锁存器是最安全的。在计算非阻塞语句赋值号右边的语句和更新赋值号左边的语句期间,允许其他的verilog语句同时进行操作.

D触发器的工作原理:在一个脉冲信号(一般为晶振产生的时钟脉冲信号)上升沿或者下降沿的作用下,将信号从输入端D送到输出端Q,如果时钟脉冲信号的边沿信号未出现,即使输入信号改变,输出信号仍然保持原值,且寄存器拥有复位清零功能,其复位又分为同步复位和异步复位.而在时序逻辑中,输出信号会延迟输入信号一个时钟周期.当我们在表达组合逻辑时,如果时钟和数据是对齐的,就默认当前时钟沿,采集到的数据是在该时刻上升沿同一时刻的值;如果是表达时序逻辑时,如果时钟和数据是对齐的, 默认当前时钟沿采集到的数据是在该时刻前一刻的值,

同步电路是有时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路, 其所有操作都是在严格的时钟控制下完成的. 这些时序电路共享同一个时钟 CLK,而所有的状态变化都是在时钟的上升沿(或下降沿)完成的.锁存器在 数据未锁存时,输出端的信号随输入信号变化,就像信号通过一个缓冲器,一旦锁存信号有效,则数据被锁存,输入信号就不起作用.因此,锁存器也被称为透明锁存器,指的是不锁存时输入对于输入时透明的.全加器是在半加器的基础上的升级版, 除了加数和被加数加和外,还要加上上一级传进来的进位信号.

VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻功能。Verilog语法分为可综合的语法和不可综合的语法，可综合的意思是可以综合成实际电路，同理不可综合就是不能形成实际的电路。VHDL语法自由,易学易用语法严谨,上手较难适合算法级,门级设计适合系统级设计代码简洁代码冗长发展较快发展缓慢。