
FPGA之奇技淫巧
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FPGA中常用技巧和细知识点罗列和注解
Tiny_G
If we desire, we can create the whole world
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Verilog奇技淫巧(二)
time用来查看当前仿真时刻,返回一个64bit的整数来表示的当前仿真时刻;$ realtime和$time的作用相同,$realtime但是返回的时间数字是一个实型数;$readmemb,用来从文件中读取数据到存储器中;名称运算符优先级(数字越大越高)按位取反,逻辑取反~、!12乘除,取模*、/、%11加,减+、-10移位>>、<<9比较运算符>、>=、<、<=8等式=、=、!==7按位与&、~&6按位异或、~5按位或|、~|4逻辑与&&3。原创 2024-04-04 15:30:54 · 947 阅读 · 0 评论 -
Verilog奇技淫巧(一)
同步级别决定了在FIFO的输入和输出之间插入多少级同步缓冲区,以确保数据的可靠传输,同时避免数据丢失或不同步。和函数一样,automatic关键字也可以用于对任务进行声明,以便当调用任务时分配的存储空间是动态的——即不同的任务实例对应的不同的存储空间。因为timescale 前面是时间单位,后面是时间精度,而时间单位是10ns,所以,在test模块中,所有的时间值应为10ns的整数倍,且以1ns为时间。2)没有输入变量,函数是要求必须有一个输入变量的,因此当没有输入变量的时候,只能用任务。原创 2024-04-04 15:27:50 · 1175 阅读 · 0 评论