Lattice INPUT_SETUP PORT 计算方法

1. 下面这是我对reset引脚的约束，clk为36mhz

        INPUT_SETUP PORT "reset" 5.000000 ns CLKNET "clk" 

首先lattice 对于这个的定义是不准确的:（）

        "Input setup is the time difference between when the data arrives at its FPGA input pin, and when the next clock edge arrives as its FPGA pin."这是lattice时序分析的定义

        翻译过来：

        Input setup是数据到达其FPGA输入引脚和下一个时钟边缘到达其FPGA引脚 之间的时间差。

         它说的是到达fpga输入引脚，这种表示是不准确的的，应当是到达第一个FF触发器的D端，下一个时钟边缘到达FF触发器的CLK端。

以下是Dlamond关于这个约束的报告：

====================================================================== Prefe