
FIFO
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各式各样的FIFO
wjh776a68
此人的毕设要挂科了
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【AXIS】AXI-Stream FIFO设计实现(四)——异步时钟
本文介绍AXIS FIFO与FWFT FIFO间的关系,并通过仿真辅助验证原创 2024-03-31 21:49:11 · 1390 阅读 · 6 评论 -
【FIFO】Standard / FWFT FIFO设计实现(二)——异步时钟
本文介绍如何使用Systemverilog实现异步标准FIFO及FWFT FIFO,结尾提供代码下载原创 2024-03-31 21:43:45 · 480 阅读 · 0 评论 -
【FIFO】Standard / FWFT FIFO设计实现(一)——同步时钟
本文介绍如何使用Systemverilog实现标准FIFO及FWFT FIFO,结尾提供代码下载原创 2024-03-31 21:35:43 · 943 阅读 · 0 评论 -
【AXIS】AXI-Stream FIFO设计实现(三)——不同位宽
读写位宽不一致的AXIS FIFO实现原创 2024-03-29 23:54:14 · 1389 阅读 · 0 评论 -
【AXIS】AXI-Stream FIFO设计实现(二)——包模式
为了实现上述要求,在原有FIFO的基础上,增加packet_wr_cnt_r包写指针和packet_rd_cnt_r包读指针,在master上游发来tlast信号表示数据包结束时,packet_wr_cnt_r加1,在slave下游输出tlast信号表示数据包结束时,packet_rd_cnt_r加1,在GSR复位后,数据包读写指针均为0,因此只要数据包读写指针不等,FIFO中就存在上游模块已写完但下游模块尚未读完的数据包。如上图所示,有时下游模块要求当有数据输入时需要保持连续,直到一个完整的数据包结束。原创 2024-03-29 23:50:33 · 1736 阅读 · 4 评论 -
【牛客】VL68 同步FIFO
【牛客】VL68 同步FIFO原创 2024-03-10 23:59:18 · 583 阅读 · 0 评论 -
【AXIS】AXI-Stream FIFO设计实现
在FPGA中,遇到数据流传输时经常会用到AXI-Stream协议,本文介绍了AXI-Stream 同步FIFO的设计与实现代码原创 2024-03-28 14:37:27 · 2094 阅读 · 0 评论 -
【牛客】VL45 异步FIFO
【牛客】VL45 异步FIFO原创 2024-03-26 23:36:15 · 330 阅读 · 0 评论