wjh776a68的博客

遇到了连接FPGA的服务器电脑没有Vivado或Vivado版本较低，导致没办法查看ila的情况，可以在服务器端安装相同或更高版本的Xilinx Hardware Server程序。客户端可以使用Vivado远程调试连接到服务器端的FPGA。

vcs: line 34205: 119837 Segmentation fault (core dumped) vivado+vcs+verdi联合仿真报错的可能解决办法

在linux上安装vivado后不会将vivado设为默认的打开方式，需要修改部分gnome配置文件解决

Xilinx官方提供了对pl复位的函数，该函数位于[platformproject]/zynqmp_fsbl/psu_init.cunsignedlongpsu_ps_pl_reset_config_data(void)，下面函数为对官方函数的简化，在PS端执行pl_resetn()函数即可控制MPSOCIP核的pl_resetn引脚（引脚位置见下图）对PL端进行复位。......

参考文献https://support.xilinx.com/s/article/75316?language=en_US问题描述需要对多个开发板之间的数据交互进行调试，而手头只有一台PC（和拓展坞），下文将介绍如何利用仅有的PC连接多个板卡进行单步调试。步骤...

参考链接https://support.xilinx.com/s/article/57264?language=en_US问题描述确认已在Vivado中添加了以太网的License，再重新生成bitstream时仍提示以下信息：[Common 17-69] Command failed: This design contains one or more cells for which bitstream generation is not permitted:design_1_i/xxv_e

问题描述在Vitis中编写的裸机程序常常会需要计算程序运行时间，这时如果像在Windows/linux上调用time.h中的clock()函数返回值始终是0。产生原因在vitis中查找_sys_time.c，其中关于clock函数的注释如下所示，其中提到clock函数与操作系统紧密相关，故在裸机环境下调用该函数会始终返回0。#include <time.h>/* * clock -- It supposed to return processor time. We are not

参考的博客：https://blog.youkuaiyun.com/weixin_38712697/article/details/99693531?utm_source=app&app_version=4.9.0&code=app_1562916241&uLinkId=usr1mkqgl919blenhttps://blog.youkuaiyun.com/qq_40268672/article/details/117953102?spm=1001.2101.3001.6650.9&utm_m

问题概述  在vitis中已经包含math.h头文件，但在编译工程过程中报错显示exp/log函数未定义。参考链接原问题链接解决办法:在vitis窗口左侧的资源管理器(Explorer)中找到自己编写的应用程序工程(Application Project)，右击选择属性。按照如下路径"C/C++ Build -> Settings -> Arm v8 gcc linker -> Libraries -> Libraries(-l) -> Add…"找到下图

  自2019年起，SDK被Vitis取代，且旧版本的SDK工程无法被Vitis直接打开，这里介绍一下移植旧版本SDK工程到Vitis的方法。  官方移植教程链接步骤1：新建一个文件夹用于保存vitis工作空间点击Import Project选择导入Eclipse工作空间选择之前的SDK工作空间，点击Finish完成导入...

问题描述  在使用vitis开发裸机程序时，将数据在串口输出时会遇到使用xil_printf和printf均只能打印字符串和整数，无法打印浮点数的问题。出现原因  这是由于vitis中的xil_printf函数不存在浮点数打印功能导致的，在xil_printf.c文件中，关于xil_printf函数有这样的注释。/*---------------------------------------------------*//*