wjh776a68的博客

【牛客】VL68 同步FIFO

【牛客】VL69 脉冲同步器（快到慢）

【牛客】VL76 任意奇数倍时钟分频

【牛客】VL74 异步复位同步释放

【牛客】VL65 状态机与时钟分频

【牛客】VL64 时钟切换

【牛客】VL63 并串转换

VL60 使用握手信号实现跨时钟域数据传输

【Verilog】HDLBits题解——Circuits/SequentialLogic/LatchesandFlip-Flops

【Verilog】HDLBits题解——Verification: Writing Testbenches

【Verilog】HDLBits题解——Verification: Reading Simulations

【Verilog】HDLBits题解——Circuits/BasicGates。

32位单精度浮点数的IEEE表示法  在使用Verilog编写模块时，有时会需要进行多个浮点数中取最大/最小值的操作，而Vivado中提供的floating-point IP核并未提供取极值的相关操作。这里实现了一个float_max模块用于获取两个输入浮点数中的最大值。    单精度浮点数比较大小的过程见float_max函数，这里在主函数中将float_max和max函数的输出结果进行了比较，用于保证float_max的正确性。Verilog实现  在Vivado中，float_max函数可改写为如

BasicsSimple wire题目链接module top_module( input in, output out ); assign out = in;endmoduleFour wires题目链接module top_module( input a,b,c, output w,x,y,z ); assign w = a; assign x = b; assign y = b; assign z = c;endmodul