qq_44943193的博客

在设计开发过程中，芯片架构师确定划分、优化以及组装系统。自顶向下的层次化设计方法自底向上的设计方法自顶向下的自顶向上相结合的设计方法此外，时序收敛取决于模块或者芯片模式的数量，设计人员可以通过合并模式减少迭代，从而有效地有效地管理约束。

默认情况下，每条路径都被定时为单周期，即在时钟的任一边沿启动的数据都应该由下一个触发器在目的触发器的时钟的下一个上升沿捕获。下图给出了这种关系。然而，有时设计人员可能需要在数据被捕获之前提供一些额外的周期，下图提供了一种额外周期的方案，获得额外周期的路径称为多周期路径。组合电路路径可以使用set_input_delay和set_max_delay进行约束。如果路径从输入端口贯穿到输出端口,则最好使用set_input_delay和set_output_delay的组合来约束该路径。

当外部负载用标准的负载表示时，工具把扇出值转换成了等效电容负载。表示外部负载的一个更常用的方法是直接指定外部电容值而不是扇出。工具使用命令set_drive和set_driving_cell计算输入端口的过渡时间。指定驱动单元库为tech_lib，指定模块的驱动单元为driveing_cell,防止驱动你叫设计规则转移到所有输入。注意：它所驱动的值实际上是电阻值–它是驱动能力的倒数，电阻值越高，驱动能力越低（过渡时间越长），反之亦然。许多线路负载模型根据扇出引脚的数量估计有效的线路电容。

这些约束在预布局和后布局之间会改变他们的数值和形态。某些用于与布局阶段的约束在后布局阶段由一个约束替换掉，或者，有时候需要改变一些数值。

线下面的点代表所应用的约束比要求的更宽松，这意味着STA看起来可能是很干净的，但是它已经针对比实际要求更宽松的条件进行了处理，因此最终设备可能无法以所需的频率进行工作。STA工具需要的另一组输入与输入端各种信号的到达时间和其他特性以及各种输出的时间要求有关，这些输入通过时序约束来提供。一个明显的解决方案是约束的应用应该在始终位于线上或者线的上方，这将确保约束比真正的需要的更严格。时序在数字系统中占有至关重要的地位，时序约束对数字系统的设计起着显著的作用，定义时序约束是一个相当复杂的过程。

STA工具从相应的设计描述中获取电路描述，HDL是最常用的形式。它还接受库输入–主要用来了解依赖技术的特性，如通过特定门的延迟值。STA工具需要的另一组输入与输入端各种信号的到达时间和其他特性以及各种输出的时间要求有关，这些输入通过时序约束来提供。时序约束在STA期间扮演了多个角色。

这里的sdc路径是对于prj的路径而言的。执行的结果会在 prj_name/current_design_name/cdc/cdc_current_goal(就是你在执行的目标)/sdc2sgdc目录下。举个例子，在spyglass下创建了uart.sgdc文件，里面写下内容，同时将uart.sdc放在spyglass文件夹里，在spyglass文件夹下创建一个xxx.sgdc的文件，里面写上内容。运行CDC的goal，那么就会实现sdc到sgdc的转换。同时在spyglass中勾选上。

Total 0.0 ##假设参考时钟的有效沿在0.0，上升沿是有效沿。Total 0.0 ##假设参考时钟的有效沿在0.0，上升沿是有效沿。Total 0.0 ##假设参考时钟的有效沿在0.0，上升沿是有效沿。Total 0.0 ##假设参考时钟的有效沿在0.0，上升沿是有效沿。（3）因为要求数据在下一个边沿采样有效，所以建立时间使用时钟的下一个边沿，因为要求数据不能干扰当前的边沿采样，所以保持使用的是时钟的当前边沿。

同时创建时钟还需要设置时钟相关的其他基本信息，比如时钟源，时钟延时，时钟不确定性等，而升成时钟的优点则是自动继承主时钟的设置，无需额外设置，如下图生成时钟继承主时钟延迟的情况。而伪路径是针对时序路径并移除对应时序路径上的默认时序约束，而所有时序弧是一直有效的，如果与单元统一时序相关的书序路径有多余，而伪路径设置只作用于其中部分时序路径，那么时序工具默认还是会机选所有时序路径延时，只是对存在时序约束的时序路径进行时序性能评估，如下图。如下图，由于时钟1并不直接在设计中起作用，时钟1即为虚拟时钟。