qq_44943193的博客

如何搭建验证框架验证组件之间的连接和通信如何编写测试用例，继而完成复用和覆盖率的收敛懂得如何编译UVM代码。理解SV和UVM之间的关系。了解UVM验证顶层盒子与SV验证顶层盒子之间的联系。掌握启动UVM验证的必要步骤。

对于硬件有了解的读者，都知道寄存器是模块之间互相交谈的窗口一方面可以通过读出寄存器的状态，获取硬件当前的状况，另外一方面也可以通过配置寄存器，使得寄存器工作在一定的模式下。在验证的过程中，寄存器的验证也排在了验证清单的前列，因为只有首先保证寄存器的功能正常，才会使得硬件与硬件之间的交谈是“语义一致”的。如果寄存器配置结果与寄存器配置内容不同，那么硬件无法工作在想要的模式下，同时寄存器也可能无法正确反映硬件的状态。

在UVM世界，利用其核心特性，在创建了组件和顶层环境，并且完成组件之间的TLM端口连接之后，接下来就可以使得整个环境开始运转了。在经过一番时间，掌握了组件之间的TLM通信方式，开辟了建筑之间的道路，桥梁和河道以后，就可以进入紧张繁忙的物流期了。运转的必要条件是组件之间需要有事务（transaction）传送，这就同管道连接好需要水流一样。如果城市没有交通，那么显然不会有多热闹。sequencesequencerdriver如果按照交通道路的车流来打比方，

这一章我们将介绍UVM的各个组件，读者可以对照之前SV中的各个组件，来看UVM和SV的组件它们相同的部分和不同的部分。对比的重点可以从各个组件的功能实现以及组件的创建连接入手。为什么UVM需要有sequencer这样的角色存在呢？在SV中，产生机理的组件被称为generator，那么为什么需要sequence和sequencer来共同扮演generator的角色，产生激励并且将激励发送给driver(即stimulator)呢？

UVM的工厂机制，核心基类，phase机制，config机制，消息管理

在芯片开发流程中，有两个地方对项目的助推起到了关键作用：系统原型芯片验证系统原型一般是通过硬件功能描述文档来模拟硬件行为，而行为要求不同于RTL模型。系统原型可以提供一个准确的硬件比特级别、按照地址断访问、不依赖与时钟周期的模型，该模型通常基于System C语言，而系统原型中各个模块通过TLM可以实现宽松时间范围内的数据包传输。芯片验证是在RTL模型初步建立后，通过验证语言和方法学例如SV/UVM来构建验证平台。