qq_44943193的博客

Verilog实现八位加法器

如何提高verilog的能力，细节决定成败

半加器，全加器

D触发器

二选一选择器

module#( parameter width = 16, parameter depth = 16)( input clk, input rst_n, input wr_en, input re_en, input wrddr, input reddr, input [width-1:0] din, output [width-1:0] dout, output full, output empty);reg [width-1:0]ram[depth:0];reg

module div_rill(input[31:0] a, input[31:0] b, output reg [31:0] yshang,output reg [31:0] yyushu); reg[31:0] tempa;reg[31:0] tempb;reg[63:0] temp_a;reg[63:0] temp_b; integer i; always @(a or b)begin tempa <= a; tempb <= b;end

`timescale 1ns / 1ps//*************************************************************************// > 文件名: multiply.v// > 描述 ：乘法器模块，低效率的迭代乘法算法，使用两个乘数绝对值参与运算// > 作者 : LOONGSON// > 日期 : 2016-04-14//*********************************

module async_fifo #( // FIFO参数定义 parameter data_width = 16,// FIFO宽度 parameter data_depth = 256,// FIFO深度 parameter address_width = 8 // 地址宽度，对于深度为2^n的FIFO，需要的读/写指针位宽为(n+1)位，多的一位作为折返标志位)(

module sfifo#(parameter DW = 8,AW = 4)//默认数据宽度8，FIFO深度16( input clk, input rst_n, input we, input re, input [DW-1:0] din, output reg [DW-1:0] dout, output

//快时钟域到慢时钟域的展宽打拍module fast2slow_CDC( input clk1, input clk2, input rst, input pulse_clk1, output pulse_syn_clk2 ); reg pulse_wide_clk2; reg reg1_pulse_wide_clk2; reg reg1_pulse_wide_clk1; reg reg2_pulse_wide_clk1; //生成脉冲展宽信号 reg

//五位循环右移module register_right( input clk, input [4:0] data_in, output reg [4:0] data_out ); always @ (posedge clk) begin data_out <= ({data_in[0],data_in[4:1]}); endendmodule

//上升沿，下降沿，双边沿检测module Detect( input clk, input rst_n, input data, output pos, output neg, output dou_edge ); reg data_0,data_1; always @ (posedge clk or negedge rst_n) begin if(!rst_n) begin data_0 <= 1'b0; data_1 <= 1'b

//奇偶分频module fre_div( input clk, input rst_n, output div_clk ); reg div_clk1_odd; reg div_clk2_odd; reg div_clk3_even; reg [2:0]cnt; always @ (posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 1'b0; else if (cnt==(

//四位串转并module serial2paraller( input clk, input rst_n, input data_in, output reg [3:0] data_out ); reg [3:0] data; always @ (posedge clk or negedge rst_n) begin if(!rst_n) data <= 4'b0; else da

//五位并转串module paraller2serial( input clk, input rst_n, input [4:0] data_in, input en, output data_out ); reg [4:0] data; always @ (posedge clk or negedge rst_n) begin if(!rst_n) data <=5'd0; else if (en)

//FSM检测序列101module Detect_101( input clk, input rst_n, input data, output flag ); parameter S0=0,S1=1,S2=2,S3=3; reg [1:0] state; reg [1:0] next_state; always @ (posedge clk or negedge rst_n) begin if(!rst_n) state <= S0

//移位寄存器实现10010检测module Detect_10010( input clk, input rst_n, input data_in, output reg [4:0] data_out, output flag );always @ (posedge clk or negedge rst_n)begin if(!rst_n) data_out <= 5'd0; else data_out <= ({data_out[3:0],data_in