数字集成电路设计
关注
分享
扫一扫
简单介绍数字集成电路设计相关知识
心总要想你
这个作者很懒，什么都没留下…
展开
-
动态门的特点
晶体管数少，晶体管数为N+2全摆幅输出无比逻辑开关速度快没有静态功耗，存在动态功耗，功耗总体高于静态互补CMOS需要预充电和求值输入只允许在预充电阶段变化，在求值阶段必须保持稳定噪声容限小，对噪声敏感，易受噪声耦合的影响对漏电敏感，常需要保持电路存在电荷分享问题，常需要辅助预充电器件简单的动态门不能级联，需要增加多米罗逻辑动态逻辑比静态逻辑性能更高，但存在最为严重的问题信号完整性问题电荷分享电荷泄露电容耦合(回栅耦合、背栅耦合、静电耦合、电场耦合）时钟馈通在动态CM.原创 2021-06-30 15:50:48 · 1304 阅读 · 1 评论 -
传输管逻辑门的特点
由NMOS晶体管构成，且成对出现输入信号加在G，以及S或者D无静态功耗器件数目下降，从而降低了寄生电容N输入逻辑需要N个晶体管缺点存在阈值电压损失应用实现XOR、MUX时优于静态CMOS实现AND、OR时比CMOS差为了恢复电平，需要在输出端增加补偿器常常采用全定制的设计...原创 2021-06-30 15:12:55 · 1846 阅读 · 0 评论 -
DCVSL差分串联电压开关逻辑特点
优点所有逻辑管由N管组成，减小了输入电容当电路同时需要正反信号输出时，减小了逻辑深度，具有更大的逻辑密度实现复杂功能使所需门的数目减小一半缺点增加了开关活动性静态功耗为0，增加了动态功耗和短路功耗布线增多...原创 2021-06-30 15:09:15 · 2803 阅读 · 2 评论 -
伪NMOS的基本特点
n个输入端的伪NMOS电路有n+1个管子kn/kp的比例影响传输特性的形状和反相器Vol的值有静态功耗有亚阈值漏电噪声容限NMl比NMh差很多应用场合：希望扇入扇出数少，晶体管数目少，对功耗要求不高的场合，比较适合用于NOR为基础的结构驱动管与负载管的尺寸应有合适的比例...原创 2021-06-30 15:04:06 · 3663 阅读 · 0 评论 -
互补CMOS的特点
互补CMOS门继承了基本CMOS反相器的所有优点对偶结构，n个输入的逻辑门需要2n个晶体管可设计所有的逻辑结构，设计速度快，可进行自动综合无比逻辑，逻辑点平与器件尺寸无关轨对轨输出，鲁棒性好，噪声容限大稳态时总存在低阻路径连同Vdd和Gnd，输出阻抗低输入阻抗极高，稳态输入电流几乎为0无静态功耗，稳态时电源与地之间没有通路提高电源电压可提高噪声容限，降低电源电压可降低功耗传播延时与负载电容及晶体管的电阻有关延时与扇入和扇出有关...原创 2021-06-30 14:57:09 · 2711 阅读 · 0 评论 -
高速复杂门的设计技术
加大晶体管的尺寸（前提：输出电容仍然占主要部分）优化晶体管次序（最迟到达的输入信号应当作为内层输入）重组逻辑结构（将把输入与非门，换成三级输入）插入缓冲器将扇入和扇出隔离（插入缓冲器能有效减小延时）减小电压摆幅（低摆幅设计）采用不对称逻辑门设计输入端完全对称的逻辑门...原创 2021-06-30 14:45:12 · 166 阅读 · 0 评论 -
数字集成电路设计考试概念总结
摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。传播延时：一个门的传播延时tp定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。tpLH定义为这个门的输出由低至高翻转的响应时间，而tpHL则为输出由高至低翻转的响应时间。传播延时tp定义为这两个时间的平均值：tp=(tpLH+tpHL)/2。设计规则：定义设计规则的目的是为了能够很容易地把一个..原创 2021-06-27 13:57:06 · 4749 阅读 · 0 评论