
Verilog训练笔记
文章平均质量分 82
杨少侠qy
南京信息工程大学电子与信息工程学院
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DSHOT600电调协议Verilog
DSHOT600电调协议Dshot,一种全新的电调协议。穿越机,真的是航模发展的奇迹之一。 Cleanflight,Raceflight,Betaflight,Kiss,四大开发团队,发展目标不太一样。大家知道,在遥控接收机上面,有PWM,PPM,这些都是模拟信号;而SBUS和IBUS等这些xxxBus协议就是数字协议,走的是单片机的串行接收端口。那么由Futaba和Frsky等遥控器厂家大力推行串行数字接收协议,大家也看到他们的牛逼之处。但是我们现在用的电调都是模拟PWM方波信号,于是,原创 2021-05-04 17:19:20 · 5478 阅读 · 0 评论 -
3级流水线11位-4位CRC循环冗余校验码生成器Verilog
循环冗余校验循环冗余校验(英语:Cyclic redundancy check,通称“CRC”)是一种根据网上数据包或计算机文件等数据产生简短固定位数校验码的一种散列函数,主要用来检测或校验数据传输或者保存后可能出现的错误。生成的数字在传输或者存储之前计算出来并且附加到数据后面,然后接收方进行检验确定数据是否发生变化。一般来说,循环冗余校验的值都是32位的整数。由于本函数易于用二进制的计算机硬件使用、容易进行数学分析并且尤其善于检测传输通道干扰引起的错误,因此获得广泛应用。此方法是由W. Wesley P原创 2021-05-04 17:09:50 · 911 阅读 · 0 评论 -
Verilog训练笔记(2)——数据降速增宽
数据降速增宽1.要求(1)对一路8bit信号进行1/2倍降速,并将8bit转换为16bit输出。(2)输出信号有效位在完成一次8bit转16bit时拉高,其余时间拉低(3)不使用FIFO IP核2.意义:(1)练习串并转换思想(2)练习数据降速、拓转位宽(3)练习简单跨时钟域问题处理3.总结:(1)串并转换思想用移位方法实现;(2)移位方法使用数据拼接更好(3)数据间因为打拍会有延迟,要调理一下时序(4)保持16bit数据维持两个时钟周期的方法是将需要输出的16bit数据打一拍,在原创 2020-08-22 09:30:33 · 1419 阅读 · 0 评论 -
Verilog训练笔记(1)——非重叠序列检测
非重叠序列检测器1.要求:(1)检测非重叠的4位1101序列,当检测到一次该序列时o_en信号拉高一个时钟周期,o_cnt信号加一;(2)o_cnt信号最大值为7(3)当i_valid拉高时为信号到来的标志2.TestBench要求:(1)生成序列11101-101101-1011101(2)结果可以检测出3个1101非重叠序列3.模块接口:module sequencer(//System Signalinput clk, //系统时钟input rst_n, //系统原创 2020-08-21 17:43:50 · 952 阅读 · 0 评论