数字逻辑课程作业
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CPU模型机控制信号整理
前言:我们的数字逻辑大作业的控制信号是一个最大最大的难点,于是我就在制作CPU的时候一边做一边整理了这份控制信号文档*注:如果没有特别注明SM=0,那么默认是在SM=1的”执行”的时候(即时钟下降沿)的真值表SM为0取地址SM为1执行因此，当SM为0的时候，实际上控制信号产生逻辑输出的是“取出指令”的控制信号通用寄存器组WEWE (不要再给WE取反了!!!就之间WE)允许BUS上的...原创 2019-12-18 00:26:06 · 3662 阅读 · 1 评论 -
湖南大学数字逻辑CPU大作业--CPUdebug日志
前言:这篇日志是我记录自己做CPU时候的工作进度以及思考,灵感,问题,里面记录了很多的BUG,如果遇到了一些BUG可以来这篇日志里面查找日志的后半部分我认为是比较有营养的这篇日志非常的长,原版我是记录在一个WORD文档里面的,这个文档可以在我发布的CPU工程文件里面找到,文档里面文字有,加粗,字体颜色,更方便阅读12/11修复了PC寄存器的问题,就是输入一个地址后只是当前那个周期输出这个a...原创 2019-12-18 00:12:56 · 1488 阅读 · 0 评论 -
VHDL原理图的连线方法以及引脚的命名
VHDL原理图的连线方法直接使用鼠标连用"命名"某条线的方式来"隔空连线"关于引脚(pin)命名直接使用鼠标连直接把鼠标放在一个元件的 输入/输出 处,鼠标会变成加号,这个时候就可以连(大家都会)用"命名"某条线的方式来"隔空连线"当我们选中一条线–>右键–>选择"Properties"把这条线的名字命名为"XX"那么这条线会与名字同样为"XX"的另外一条线"连接上"下...原创 2019-12-07 23:58:31 · 4053 阅读 · 1 评论