
Verilog HDL 程序设计教程
文章平均质量分 67
里面包含大量Verilog HDL 代码。是作者日常学习得到的,经过整理。
一个无聊人的无聊日常
“城南小陌又逢春,只见梅花不见人。人有生老三千疾,唯有相思不可医。”
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FPGA 4 位计数器
4 位计数器module count(out,reset,clk);output[3:0] out;input reset,clk;reg[3:0] out;always @(posedge clk)beginif (reset) out<=0; //同步复位else out<=out+1; //计数 endendmodule原创 2020-06-20 16:04:11 · 1156 阅读 · 0 评论 -
4 位全加器
4 位全加器【例 3.1】4 位全加器module add4(cout,sum,ina,inb,cin);output[3:0] sum;output cout;input[3:0] ina,inb;input cin;assign {cout,sum}=ina+inb+cin;endmodule原创 2020-06-15 19:38:11 · 1549 阅读 · 0 评论 -
4 位计数器的激励程序
4 位计数器的激励程序`timescale 1ns/1ns`include "count4.v"module coun4_tp;reg clk,reset; //测试输入信号定义为 reg 型wire[3:0] out; //测试输出信号定义为 wire 型parameter DELY=100;count4 mycount(out,reset,clk); //调用测试对象always #(DELY/原创 2020-06-20 16:09:21 · 637 阅读 · 0 评论 -
4 位全加器的激励程序
4 位全加器的激励程序4 位全加器的激励程序`timescale 1ns/1ns`include "adder4.v"module adder_tp; //测试模块的名字reg[3:0] a,b; //测试输入信号定义为 reg 型reg cin;wire[3:0] sum; //测试输出信号定义为 wire 型wire cout;integer i,j;adder4 adder(sum,cout,a,b,cin); //调用测试对象always #5 cin=~cin; //设定 c原创 2020-06-20 16:06:30 · 717 阅读 · 0 评论