qq_43489868的博客

简化的 FPGA基本结构由 6部分组成，分别为可编程输入 /输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等

SDRAM介绍

基于FPGA的SD卡学习，包括SD卡的分类、数据的读取速度及SD卡使用方法介绍。

记录FPGA学习历程

Error (10243): Verilog HDL error at Datapath_Unit.v(46): non-constant index always falls outside the declared range [7:1] for dimension 0 of array “Data_reg”.报错：越界了  我的代码：if (swap) begin //用非阻塞赋值交换数据的两位Data_reg[j-1] <= Data_reg[j];Data_reg[j] <.

USB是一种支持热插拔的高速串行传输总线USB体系包括“主机”、“设备”以及“物理连接”三个部分。其中主机是一个提供USB接口及接口管理能力的硬件、软件及固件的复合体,可以是PC,也可以是OTG设备,一个USB系统中仅有一个USB主机；设备包括USB功能设备和USB HUB，最多支持127个设备；物理连接即指的是USB的传输线在USB 2.0系统中,要求使用屏蔽的双绞线。...

溢出的判断

1.学习目标1>. 学习按位运算符的使用2>.拼接符的使用3>.2.按位运算符的使用Q: 构建一个具有两个 3 位输入的电路，用于计算两个向量的按位 OR、两个向量的逻辑 OR 以及两个向量的逆 （NOT）。按位运算符与逻辑运算符的区别：***1>***按位运算是将数据先转化为二进制补码的形式，再逐位按规则进行计算。按位相与的结果是一个计算得出来是个数，也可以是 boolean 值（true or false）。按位与运算符‘ & ’按位或运算符‘ |

1.学习目标边沿检测Q： 对于 8 位矢量中的每个位，检测输入信号何时从一个时钟周期中的 0 变为下一个时钟周期中的 1（类似于正边沿检测）。输出位应设置为0到1转换发生后的周期。下面是一些示例。为清楚起见，in[1]和pedge[1]单独显示。以in[1]为例进行分析，每一个时钟上升沿到来时将in[1]寄存，寄存的信号比输入慢一个时钟，将寄存的信号与输入信号对比，从而检测出信号上升沿，可以知道 pedge = in&（~in_reg）。以波形展示为例：值得注意的是，在写代码时，

FPGA初学