HDLBits Exams/2013 q2bfsm

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该代码展示了一个使用Verilog编写的顶层数字逻辑模块，包含时钟、复位、输入x和y以及两个输出f和g。状态机根据输入条件在不同状态之间切换，f和g的值由当前状态决定。模块包括同步复位功能，并在每个时钟上升沿更新状态。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

1、将题干英文读懂还是可以理解他的意思的。状态机切换图如下图所示。

完整代码如下：

module top_module (
    input clk,
    input resetn,    // active-low synchronous reset
    input x,
    input y,
    output f,
    output g
); 
parameter A=0,B=1,C0=2,C1=3,C2=4,C3=5,D1=6,D2=7,D3=8;
    reg [3:0] state,next_state;
    
    always@(*)begin
        case(state)
            A:next_state=B;//此时f为1
            B:next_state=C0;
            C0:next_state=x?C1:C0;
            C1:next_state=x?C1:C2;
            C2:next_state=x?C3:C0;
            C3:next_state=y?D1:D2;
            D1:next_state=D1;//d1 g就始终输出1
            D2:next_state=y?D1:D3;
            D3:next_state=D3;//d3 g就始终输出0
        endcase
        
    end
    always@(posedge clk)begin
        if(!resetn)
            state<=A;
        else
            state<=next_state;
        
    end
    
    assign f=state==B;
    assign g=(state==C3)||(state==D1)||(state==D2);
    
endmodule

状态机切换图，懒得画了，就是这个意思。