土豆同学的博客

【Verilog】FPGA控制RGB灯WS2812B最近学业繁忙，因此好久没有更新博客，今日闲来无事，准备开始整理一下最近写的东西今天先更新一下短学期做的东西吧——FPGA控制RGB灯WS2812B好久没接触Verilog和FPGA了，所以做的可能有点烂，望读者勿怪，小弟上传只是为了记录和分享一下最近做的东西。设计目标代码老师提供了灯的驱动代码：TOP.vmodule TOP( input clk, input rst_n, output RZ_data);//------

序列发生器、序列校验器、序列检测器一条龙服务序列发生器：产生指定序列author : Mr.Maoe-mail : 2458682080@qq.commodule seq_generator( input clk , input rst_n , output reg data );//规定输出数据 p...

设计一个16-4优先编码器法一author : Mr.Maoe-mail : 2458682080@qq.commodule encoder_16_4(x, y, e) ; input wire [15:0] x ; output reg [3:0] y ; output reg e ; integer i ; integer j=0 ; ...

设计一个5-32译码器法一：这是个简单又笨的方法author : Mr.Maoe-mail : 2458682080@qq.commodule decoder_5_32(en, data_in, data_out) ; input en ; input [4:0] data_in ; output reg [31:0] data_out ; ...

RTL ←→Verilogmodule rtlxx ( //分频器，周期为div_param input clk, input reset_n, input a, input b, input c, output reg y, inout reg x);reg t,k; always @(posedge clk or negedge reset_n) if...

设计一个7.5分频的分频器，不能使用PLL法一author : Mr.Maoe-mail : 2458682080@qq.commodule Fre_div_decimal(clk, rst, div_out, count, clkN, clkP); input clk, rst ; output div_out, clkN, clkP ; output [4:0...

5.设计一个11分频的分频器，要求输出占空比为50%，不能使用PLL法一author : Mr.Maoe-mail : 2458682080@qq.commodule div11x( input clk, input reset_n, output q);reg [3:0] cnt;reg x_p,x_n;always @(posedge clk,negedg...

设计24位无符号数乘法器法一author : Mr.Maoe-mail : 2458682080@qq.commodule muln#( parameter N=24)( input [N-1:0] A, input [N-1:0] B, output [2*N-1:0] R);assign R = A * B;endmodule 法二author : Mr.M...

2.设计16位二进制计数器，带异步复位、同步使能、同步装载、同步清零、同步置位法一author : Mr.Maoe-mail : 2458682080@qq.commodule CNT_16B2(rst_a, en_s, load_s, clr_s, clk, q, cnt, data) ;input rst_a, en_s, load_s, clr_s, clk ;input ...

1.设计60进制计数器，带异步复位、同步使能、同步装载、同步清零、同步置位法一author : Mr.Maoe-mail : 2458682080@qq.commodule cnt60x( input clk, input reset, input [5:0] d, input en, input load, input sclr, output reg[5:0] q,...

设计一个 32 位 ALU 支持加法、减法、与、或、异或、取非这六中运算author : Mr.Maoe-mail : 2458682080@qq.commodule ALU_32( input [31:0] data_a_in, input [31:0] data_b_in, input carry_in, input [3:0] op_code, output reg car...

设计一个 16 位串入并出移位寄存器author : Mr.Maoe-mail : 2458682080@qq.commodule shifter_s1p16( //串行右移专并行输出 input clk, input reset_n, input serial_in, output reg [15:0] parallel_out); always@(posedge cl...

设计一个脉冲发生器，已知系统时钟为 50MHz，生成脉冲宽度为 1ms，脉冲间隔可调，最大间隔为 1sauthor : Mr.Maoe-mail : 2458682080@qq.commodule pulse_gen #( parameter N = 26,parameter DUTY = 1000*50,parameter PERIOD_MAX = 50*1000*1000 )...

设计一个 16 选 1 选择器 Design a 16-to-1 selector法一author : Mr.Maoe-mail : 2458682080@qq.commodule mux16_1( input [3:0] sel, input [15:0] D, output Y);assign Y = D[sel];endmodule 法二author : Mr...

设计一个可以预置分频器，最大分频系数为 100000Design a preset frequency divider with a maximum frequency dividing coefficient of 100000.author : Mr.Maoe-mail : 2458682080@qq.commodule freq_div#( parameter N = 17 ...

设计 n 位乘加器（先乘后加）Design a n-bit multiplier (firstly multiply and then add)`author : Mr.Maoe-mail : 2458682080@qq.commodule MAC_N#( parameter N = 16)( input [N - 1: 0 ] A, input [N - 1: 0 ] B,...

设计 4 位 BCD 十进制计数器Design a 4-digit BCD decimal countermodule bcd_4d_cnt( //4位十进制计数器 input clk, input reset_n, input en, //同步使能 input load, //同步装载 input [15:0] d, output reg [15:0] bcd);...