数字逻辑综合工具-DC-09——关于timing的一些补充

1、 默认时钟的占空比（Duty cycle）是50%，在DDR器件中，占空比很重要
2、 set_input_delay 有可能驱动源不止一个。
3、 外部的驱动源的时钟有可能是下降沿触发的，应该怎么加约束？
4、 输出到外部的负载可能有多个

create_clock -period 2 [get_ports CLK]
这个单位在report_libs里面可以看到

如果在创建clock的时候没有加入-name选项，那么默认的名字跟端口名是一样的
如果制定了名字，那么在set_input_delay 的时候添加相对的clock就必须是所制定的clock名字而不是clock端口的名字。
例如：

【改变占空比：-wave_form选项】

花括号里指定上升沿和下降沿的时间。