<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[qq_43346310的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/qq_43346310</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; qq_43346310]]></copyright><item><title><![CDATA[内存墙问题]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/131115892</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/131115892</guid><author>qq_43346310</author><pubDate>Thu, 08 Jun 2023 21:09:19 +0800</pubDate><description><![CDATA[2）提升传输速度需要在总线技术上发力，光互联技术采用波导方式传输数据，相比硅晶内部的载流子传输，具有损耗低、速度快、延时小的优点，可实现数据的高速传输，减少功耗。不过，面对内存墙无论是绕开还是撞穿，终归还是要降低内存处理的延时，提升整体计算速度，因此降低内存本身延时也很关键。1）采用“存算一体”的结构模式来规避内存墙对运算性能的限制。将部分或全部的计算移到存储中，计算单元和存储单元集成在同一个芯片，在存储单元内完成运算，让存储单元具有计算能力。内存墙，指的是内存性能严重。]]></description><category></category></item><item><title><![CDATA[状态机的原理结构简介（来源某芯片大厂数字IC实习一面）]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/131013843</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/131013843</guid><author>qq_43346310</author><pubDate>Fri, 02 Jun 2023 20:56:16 +0800</pubDate><description><![CDATA[状态机一般指有限状态机（英语：finite-state machine，缩写：FSM）又称有限状态自动机（英语：finite-state automaton，缩写：FSA），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学计算模型。图1所示的状态机是数字电路钟常用的时钟同步状态机的结构。如果状态寄存器由n个触发器组成，那么最多可以记忆2^n个状态，且所有的状态寄存器的时钟端均连接在一个共同的时钟信号上。3.状态机的两种类型（Mealy和Moore状态机）图2 时钟同步的mealy状态机。]]></description><category></category></item><item><title><![CDATA[数字IC验证语言]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/130517963</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/130517963</guid><author>qq_43346310</author><pubDate>Sat, 06 May 2023 00:19:22 +0800</pubDate><description><![CDATA[VHDL是硬件描述语言。]]></description><category></category></item><item><title><![CDATA[System Verilog 字符串类型]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/130517908</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/130517908</guid><author>qq_43346310</author><pubDate>Sat, 06 May 2023 00:17:49 +0800</pubDate><description><![CDATA[3.System Verilog 相比于verilog-1995新引入了 string字符串类型，以下关于字符串类型说法错误的是？a的内容为："svsvsv"C.a=s.substr(2,5));a的内容为："SVS"D.s = {s,"sv"};s的内容变为："SVSVsv"A.$display(s.getc(1));解析：A：getc(N)返回的是第N个位置的字符。]]></description><category></category></item><item><title><![CDATA[SystemVerilog线程.循环中嵌套fork join_none]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/130359947</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/130359947</guid><author>qq_43346310</author><pubDate>Tue, 25 Apr 2023 10:57:13 +0800</pubDate><description><![CDATA[线程]]></description><category></category></item><item><title><![CDATA[数字IC秋招笔试. 数字电路基础——Q1.二进制]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/130350619</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/130350619</guid><author>qq_43346310</author><pubDate>Mon, 24 Apr 2023 20:04:39 +0800</pubDate><description><![CDATA[二进制]]></description><category></category></item><item><title><![CDATA[System-on-Chip和System-on-a-Board对比]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/129694959</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/129694959</guid><author>qq_43346310</author><pubDate>Tue, 21 Mar 2023 19:05:18 +0800</pubDate><description><![CDATA[与板上系统相比， SoC 的解决方案成本更低，能在不同的系统单元之间实现更快更安全的数据传输，具有更高的整体系统速度、更低的功耗、更小的物理尺寸和更好的可靠性。这些模块的功能都由一个个独立的硅芯片分别实现的，它们之间通过 PCB上的金属走线连接， 最终构成一个完整的系统。片上系统 SoC 在一个芯片里就实现了存储、处理、逻辑和接口等各个功能模块，而不是像板上系统那样，需要用几个不同的物理芯片来实现。在上图所示的板上系统中， 绿色的矩形代表印刷电路板（PCB），上面各种颜色的小矩形代表了系统。]]></description><category></category></item><item><title><![CDATA[Soc简介]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/129694886</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/129694886</guid><author>qq_43346310</author><pubDate>Tue, 21 Mar 2023 18:52:36 +0800</pubDate><description><![CDATA[SoC]]></description><category></category></item><item><title><![CDATA[FPGA开发流程]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/129585043</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/129585043</guid><author>qq_43346310</author><pubDate>Thu, 16 Mar 2023 14:00:29 +0800</pubDate><description><![CDATA[FPGA开发流程]]></description><category></category></item><item><title><![CDATA[ASIC设计流程及常用工具]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/129579017</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/129579017</guid><author>qq_43346310</author><pubDate>Thu, 16 Mar 2023 13:48:38 +0800</pubDate><description><![CDATA[ASIC设计流程]]></description><category></category></item><item><title><![CDATA[Vivado关于综合(Synthesis)后存在Hold时序违例(Hold＜0)，但实现(Implementation)后无时序违例(hold＞= 0)的问题]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/126747196</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/126747196</guid><author>qq_43346310</author><pubDate>Wed, 07 Sep 2022 15:59:45 +0800</pubDate><description><![CDATA[为保证代码的准确性，使用了《数字电路与逻辑设计（汤勇明著）》、《Verilog HDL数字系统设计与入门应用案例（王忠礼著）》、《Verilog数字系统设计教程（夏宇闻著）》和《数字设计原理与实践（John F.Wakerly）》等几本书籍提供的计数器HDL代码。此外，我还向所在团队史诗级师兄讨论过该问题，师兄提供的计数器HDL代码仍然会存在相同的问题。《Vivado Design Suite用户指南设计分析与收敛技巧》中，对综合后的时序报告未作披露，仅对实现后的时序报告进行了说明。此处省略，有时间再写。]]></description><category></category></item><item><title><![CDATA[Verilog综合（synthesis）过程中出现 found timing loop.的critical warning]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/126274948</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/126274948</guid><author>qq_43346310</author><pubDate>Wed, 10 Aug 2022 21:54:59 +0800</pubDate><description><![CDATA[Verilog综合（synthesis）过程中出现 found timing loop.的critical warning]]></description><category></category></item><item><title><![CDATA[MATLAB/STK联合调制场景初始化过程]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/125287120</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/125287120</guid><author>qq_43346310</author><pubDate>Tue, 14 Jun 2022 22:14:11 +0800</pubDate><description><![CDATA[1.具体思路（1）获取默认地址stkDefaultHostremMachine = stkDefaultHost;（2）关闭STK当前的场景stkClose('ALL')（3）打开默认地址stkDefaultHost下的场景，并获取ID号conid=stkOpen(remMachine);（4）检测STK是否存在一个场景，如果已经存在，则通过MATLAB端进行关闭scen_open = stkValidScen;if scen_open == 1
   rtn = questdlg('Close the c]]></description><category></category></item><item><title><![CDATA[matlab2018b 与 STK11.2 联合调试仿真环境配置(64位-win11)]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/124414543</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/124414543</guid><author>qq_43346310</author><pubDate>Mon, 25 Apr 2022 21:27:44 +0800</pubDate><description><![CDATA[matlab2018b 与 STK11.2 联合调试仿真环境配置
欢迎使用Markdown编辑器
你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。
新的改变
我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：

全新的界面设计 ，将会带来全新的写作体验；
在创作中心设置你喜爱的代码高亮样式，Ma]]></description><category></category></item><item><title><![CDATA[python 实现：字符串的最长公共前缀]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/123051222</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/123051222</guid><author>qq_43346310</author><pubDate>Mon, 21 Feb 2022 17:05:16 +0800</pubDate><description><![CDATA[class Solution:
  def longestCommonPrefix(self, strs) -&gt; str:
    data = len(strs[0])
    if len(strs) == 1:
      return strs[0]
    else:
      common = strs[0]
      for x in strs[1:]:
        length = min(len(...]]></description><category></category></item><item><title><![CDATA[回文Python实现（暴力解法）]]></title><link>https://blog.youkuaiyun.com/qq_43346310/article/details/123035869</link><guid>https://blog.youkuaiyun.com/qq_43346310/article/details/123035869</guid><author>qq_43346310</author><pubDate>Sun, 20 Feb 2022 20:56:49 +0800</pubDate><description><![CDATA[回文Python实现（暴力解法]]></description><category></category></item></channel></rss>