quartus 中出现的问题总结

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于 2020-03-25 16:34:26 发布

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分类专栏：现代逻辑设计文章标签：经验分享程序人生其他

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本文详细记录了在Quartus软件中遇到的一个常见错误：模块名称与testbench及编译的.v/.bdf文件名不一致导致的加载设计错误。通过更改名称使三者保持一致，可以有效解决该问题。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

quartus 中出现的问题总结

下面展示报错。

// A code block
#Start time: 16:27:28 on Mar 25,2020
# ** Error: (vsim-3170) Could not find 'fulladder1_vlg_tst'.
#         Searched libraries:
#             F:/Quartus_prime0225/modelsim_ase/altera/verilog/altera
#             F:/Quartus_prime0225/modelsim_ase/altera/verilog/cycloneive
#             F:/Quartus_prime0225/adder/simulation/modelsim/gate_work
#             F:/Quartus_prime0225/adder/simulation/modelsim/gate_work
# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./adder_run_msim_gate_verilog.do PAUSED at line 12

报错原因：
module名称与testbench以及最初编译的.v/.bdf文件名不同。更改即可。