FPGA_VHDL

FPGA
VHDL学习
语法1
PROCESS（…）括号中是敏感信号表，当敏感信号表内所列信号中任一信号发生变化时，就触发该进程进入仿真状态。敏感信号表连同其括号，相当于一个隐含的"WAIT ON 敏感信号表;"语句。
语法2
if 要加 then
语法3
process （） is
要加 is
语法4
检测边沿变化
process(Clk)
begin
if(Clk’event and Clk = ‘1’) then
或
if rising_edge（clock）then
语法4
仿真文件中在结构体中，每次声明端口 都需要 使用 signal
语法4
end process; 有冒号