夜半少年的博客

问题分析：定位到的那行代码似乎看起来没有语法错误，符号也是英文无误，但一般这种错误，的确是因为括号打成中文下的括号了，复制粘贴的有可能出现符号格式错误，因此，Verilog编写代码时最好亲手敲进去。解决方法：重新敲入定位到的那行语法有错的代码，即将“BankQueue Test(.N(N),.V(V),.key1(Key1),.key2(Key2),.key3(Key3);”删去，重新敲这行代码，最后再编译就Oh了。...

问题分析与解决方法：work里面没有tb模块(比如这里的tb_shift_4t1)，很大可能是你程序里面模块名写错了，tb代码里的模块名没有与tb文件名tb_shift_4t1一致（PS：例化的模块名也要跟RTL源码的一致）tb模块的错误命名...

右键需要观察的变量后，进行如下两个步骤即可：①【Radix】——>【Decimal】； ②【format】——>【Analog (automatic)】；如下图：

一般，刚出来的仿真结果，波形的尺度太大，导致我们看起来不对劲，如下图。刚出来的仿真结果PS：注意这并不代表仿真运行失败其实，尺度太大，我们调小就行了，那怎么快速调小呢？很简单，如下图。放大镜工具条缩小波形尺度后，仿真显示的波形正常显示在我们眼前了...

怎么将打乱的窗口布局变回原样？Layout--->Reset就可以恢复原来的窗口布局了

File--->Open--->打开工程目录（默认在./simulation/modelsim）.mpf文件，如下图。

“Cannot create a project while a simulation is in progress. Use the "quit-sim" command to unload the design first”意思是：无法在进行模拟时创建项目。使用“quit-sim”命令首先退出仿真设计。说明我们的仿真进程还在进行着，我们要先退出仿真才能进行其他操作。步骤如下：...