Verilog--边沿检测

最新推荐文章于 2025-03-03 22:49:12 发布

原点qiang

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分类专栏： Veriog 编程问题文章标签：代码

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本文详细介绍了两种边沿检测电路的设计方法。第一种方法通过对比输入信号与其延迟后的版本来判断上升沿和下降沿；第二种方法则采用双寄存器进行信号缓存，通过比较前后两个状态来确定信号变化，实现更精确的边沿检测。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

//边沿检测电路

//方法一：打一拍后，看前后是否相反
always@(posedge clk or negedge rst_n)begin
	if(!rst_n) begin
		a_ff0 <= 1'b0;
	end
	else begin
		a_ff0 <= a;
	end
end
always@(posedge clk or negedge rst_n)begin
	if(!rst_n) begin
		pedge <= 1'b0;
		nedge <= 1'b0;
	end
	else if(a==1'b1&&a_ff0==1'b0) begin		
		pedge <= 1'b1;
	end
	else if(a==1'b0&&a_ff0==1'b1) begin
		nedge <= 1'b1;
	end
	else begin
		pedge <= 1'b0;
		nedge <= 1'b0;
	end
end

//方法一：打两拍后，看前后是否相反
	always@(posedge clk or negedge rst_n)begin
		if(!rst_n)begin
			{buf2,buf1} <= 2'b0;
		end
		else begin
			{buf2,buf1} <= {buf1,wr_en};
		end
	end
	assign nedge = ({buf2,buf1}==2'b10)?1'b1:1'b0;
	assign pedge = ({buf2,buf1}==2'b01)?1'b0:1'b1;