Verilog和综合工具设计ASIC或者复杂FPGA的基本流程

本文介绍了使用Verilog进行数字系统设计的详细步骤,包括系统分析、模块划分、RTL级设计、芯片综合、测试、布局布线及后仿真等内容。通过遵循这些步骤,可以有效地完成从系统分析到最终芯片实现的过程。

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(1)系统分析和指标的确定。

(2)系统划分:

  • 顶级模块;
  • 模块大小估计;
  • 预布局。

(3)模块级设计,即对每一模块:

  • 写RTL级Verilog;
  • 综合代码检查;
  • 写Verilog测试文件;
  • Verilog仿真;
  • 写综合约束、边界条件和层次;
  • 预综合以分析门的数量和延时。

(4)芯片综合:

  • 写Verilog测试文件;
  • Verilog仿真;
  • 综合;
  • 门级仿真。

(5)测试:

  • 修改门级网表以便进行测试;
  • 产生测试矢量;
  • 对可测试网表进行仿真。

(6)布局布线以使设计的逻辑电路能放入芯片。

(7)布局布线后仿真、故障覆盖仿真和定时分析。

【参考文献】夏宇闻. Verilog数字系统设计教程(第3版)

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