qq_41883755的博客

理解FPGA设计需要具体的流程框图，模块化设计。从最基础的计数器设计中，我们可以画个简要的模块。这里的时钟是我们自己定义的，通过控制复位键，我们可以控制计数器模块的运作。我们需要了解哪些是输入输出端口，这是Verilog设计中的重中之重。通过模块我们可以知道，clk，rst_n这两个是输入端口，我们定义为input而输出的Q为输出端口，我们定义为output。举个例子，我们要设计...

分频器，顾名思义，就是将一个波形，分成具有若干占空比的波。占空比是指在一个脉冲循环内，通电时间相对于总时间所占的比例。占空比(Duty Ratio)在电信领域中有如下含义:例如:脉冲宽度1μs，信号周期4μs的脉冲序列占空比为0.25。在一段连续工作时间内脉冲占用的时间与总时间的比值。在CVSD调制(continuously variable slope delta modulation)中，...

今天刚忙完大挑的策划，又到了更新博客的时候了，为了方便各位发烧友对Verilog_FPGA应用的学习，今天我想写一篇关于流水灯设计的文章，虽然很简单，但是这也是FPGA设计基础的重中之重，模块化设计！ 初始流水灯，很傻，很天真。 这是我学习Verilog数字系统设计时悟出的真理，看着流水灯很神秘，其实往深处学习，很简单，很简单。话不多说，先上一个模块，FPGA Verilog设计的重...

状态机简写为FSM(Finite State Machine),主要分为2大类:第一类，若输出只和状态有关而与输入无关，则称为Moore状态机;第二类，输出不仅和状态有关而且和输入有关系，则称为Mealy状态机。要特别注意的是，因为Mealy状态机和输入有关，输出会受到输入的干扰，所以可能会产生毛刺(Glitch)现象，使用时应当注意。事实上现在市面上有很多EDA工具可以很方便的将状态图的描述转换...