qq_41858135的博客

1、新建工程（IP库略） D:/modeltech64_10.5/modelsim.ini在这之前已经编译了IP库：我把D:\intelFPGA_pro\18.0\quartus\eda\sim_lib目录下所有的.v/.vhd文件全部编译在一个库里了。modelsim.ini文件就只要加一句了。如何用ModelsimSE仿真IP核-以PLL为例_七水的博客-优快云博客_modelsim pll2、添加和编译设计文件在project窗口，添加文件，在编译包含shi...

异步复位，同步释放：【FPGA】异步复位，同步释放的理解

YUV422 YUV420 Planar \ Semi-Planar \ Interleaved - 苍月代表我 - 博客园JPEG原理详解 (转载) - Arvin_JIN - 博客园正如几何上用坐标空间来描述坐标集合, 色彩空间用数学方式来描述颜色集合。常见的3 个基本色彩模型是RGB , CMYK和YUV。YCbCrYCbCr 则是在世界数字组织视频标准研制过程中作为ITU - R BT1601 建议的一部分，其实是YUV经过缩放和偏移的翻版。其中Y与YUV 中的Y含义一致, Cb..

OV5640摄像头的时钟配置 - 代码复刻版选择的JPEG模式2，每一次，每帧产生的数据量不一样。第一次抓包，一帧12k，第二次抓包，一帧48k。抓包疑惑：1000包，12包一帧，用时2.7s。5000包，54包一帧，用时3.07s。之前疑惑传输速率怎么差这么多。看了jpeg的数据格式发现，一帧的数据量是不一样的，所以传输速率确实不一样，但帧率是一样的。...

之前用quartus II12，12.1不支持ModelSim SE-64 10.5，一气之下，直接上新版。官网上下载速度很快。Download Center for FPGAs版本不同，支持的硬件不同。。。pro版既然不支持Cyclone IV。。。https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/po/ss-quartus-comparison.pdf破解Quartus prime 1

使用的 Micron DDR2 的颗粒 MT47H64M16，此 DDR 芯片的容量为1Gb。DDR2和 FPGA 之间的连接的数据宽度都为 16bit。配置引脚有要求，DDR2要求1.8v，需要配置相应引脚。在使用 ALTMEMPHY IP 之前需要确认是否安装了 DDR 的 License。1、IP核里没有MT47H64M16选项，选择MT47H32M15-5E，再把Row address width的参数改为13。保存后下一次调用IP可以直接用。2、设置频率时设置166.7MHz。原因：T

简介、优缺点、历史1、译为“同步动态随机存取内存”，区别于异步DRAM。2、同步(Synchronous)：与通常的异步 DRAM 不同， SDRAM 存在一个同步接口，其工作时钟的时钟频率与对应控制器(CPU/FPGA)的时钟频率相同，并且 SDRAM 内部的命令发送与数据传输均以此时钟为基准，实现指令或数据的同步操作；动态(Dynamic)： SDRAM 需要不断的刷新来保证存储阵列内数据不丢失；随机(Random)：数据在 SDRAM 中并不是按照线性依次存...

1、报错：The design unit was not found，没有设置为顶层。

低速模块处理高速数据流：实现中的总结：相机时序低速输入->高速输出：不是整数倍读写速率：​

1、阻塞赋值/非阻塞 阻塞赋值，操作符为“=”，“阻塞”是指在进程语句（initial和always）中，当前的赋值语句会阻断其后语句的正常执行，也就是说后面的语句必须等到当前的赋值语句执行完毕才能执行。而且阻塞赋值可以看成是一步完成的，即：计算等号右边的值并同时赋给左边变量。 非阻塞赋值，操作符为“<=”，“非阻塞”是指在进程语句（initial和always）中，当前的赋值语句不会阻断其后语句的正常执行。 掌握可综合风格的Verilog模块编程的六个原则，可以为...

1、PLL 的四种输出模式：In normal mode（普通模式）：仅在进入管脚时和到达芯片内部第一级寄存器时的相位相同，但是输出的时钟相位无法保证相同（此模式下最好不要用作于对外输出）；In source-synchronous compensation Mode（源同步补偿模式）：使得进入管脚时的数据和 上升沿的相位关系与到达芯片内部第一级寄存器时数据和上升沿的相位关系保持不变（通过 调整内部的布局布线延时做到...

1、数据l（对客观实体的抽象和概括）有：Constant（常量）在程序中不可以被赋值Variable（变量）在程序中可以被赋值(用": =")，赋值后立即变化为新值。Signal（信号）在程序中可以被赋值(用"<=") ，但不立即更新，当进程挂起后，才开始更新。WIDTH : integer := 1; //整数型的变量2、std_logic是长度为1的逻辑 与bit 相似，...

always块： 1、always@（敏感列表） 2、被赋值的必须是reg型。仿真： 1、$stop：停止仿真

UART（Universal Asynchronous Receiver/Transmitter），即通用异步收发控制器。是一种通用的数据通信协议，也是异步串行通信口（串口）的总称。三大低速总线（UART、SPI、IIC）之一。与UART不同，SPI，IIC是同步通信，收发双方的时钟都由主机提供。发送时将并行数据转换成串行数据来传输，在接收时将接收到的串行数据转换成并行数据。RS232的帧结构...