qq_41776339的博客

原创 git常用操作

原创 verilog和sv语法查漏

大端序：比较常用，如reg [31:0] value， 高位在左边，低位在右边。小端序：不常用，如reg [0:31] value，低位在左边，高位在右边。base_expr表示起始bit。width_expr表示位宽。

原创 vscode settings.json文件基本配置

【代码】vscode settings.json文件基本配置。

原创 vscode 中文注释显示乱码和常用技巧

vscode中文乱码

原创 SystemVerilog Dynamic Array

动态数组是一个未压缩的数组，其大小可以在运行时设置或更改，因此与在数组声明时预先确定大小的静态数组有很大的不同。动态数组的默认大小为零，只有由new()函数设置才行。