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跑仿真后，仿真没有正常结束，用ctrl+c停止后，再用verdi打开波形查看仿真情况打印的log时间在增加：一直打印‘xxxxxxxx’是因为module top里面include了一个debug.sv文件，debug.sv文件里面有个initial块，该initial块里面包含一个while循环语句，如下INSIDE_CU.bclk为dut内部模块的信号，猜测为x或者z态，导致@（negedge `INSIDE_CU.bclk）的条件一直成立可以理解为VCS仿真采用步进式，环境和dut是两套

后仿后仿知识总结后仿介绍后仿时序检查Standard Cell的仿真模型参考文档后仿知识总结后仿介绍参考链接：https://www.cnblogs.com/xh13dream/p/8576343.html一：什么是后仿前仿不包括时序信息，即当作理想的器件看待，仅仅验证代码的功能；后仿，在有时序信息，有延迟情况下（器件自身的延迟，传输线上的延时等，与工艺器件有关）的仿真；后仿主要关注Toggle覆盖率，因为门级网表里面没有RTL级代码，没有if，case等，都是与或非门等。RTL级通过DC综合得