简单运算器的设计与仿真

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计算机组成原理期末复习【超实用】

一位全加器的设计与仿真

四位全加器的设计与仿真

八位比较器的设计与仿真

1/2分频器的设计和仿真

四选一多路选择器的设计与仿真

1. 实验题目

       简单运算器的设计与仿真

2. 实验内容

       设计一个运算器模型，并进行仿真测试。

3. 实验要求

         运算器的字长为 32 位，至少能够实现加法、减法、逻辑与、逻辑或四种运算，并产生N(结果为负)、Z(结果为零)、V(结果溢出)、C(进位)四个标志位。要求采用层次化的建模方法，即先搭建低层模块，然后再逐级搭建高层模块。

4. 程序代码

VerilogHDL代码：
1.module fadd(a,b,s,ci,co);
   input a,b,ci;
   output s,co;
   reg s,co;
   always@(a or