啦啦啦啦啦

时序电路中的存储元件包括寄存器、锁存器和触发器。触发器作为基础模块，通过交叉耦合门实现双稳态存储；锁存器是电平敏感器件；寄存器则由多个触发器构成。双稳态电路通过两个反相器实现，具有A、B两个稳定工作点。修改存储值可通过切断反馈环路（多路开关型锁存器）或施加触发信号实现。主从边沿触发寄存器由正负锁存器构成，其关键时序参数包括建立时间（3个反相器延时+传输门延时）、传播延时（传输门+反相器延时）和零维持时间。这些静态存储电路是数字集成电路的核心组件。

1，计算题：计算该触发器等效的建立保持时间（西安某Fabless面试笔试题）2，计算题：计算组合逻辑的延时时间范围3，选择题：Which of following ways cannot be used to improve timing of a hold violation path。

本专栏用于详解数字IC/FPGA面试，区分于现有的绝大部分解析，本专栏内容均是根据笔者自己的理解，选择经典的题目进行解析。有任何问题欢迎同学们交流讨论。该章节为目录导航章节，根据优快云的要求，专栏最少需要15篇，一周一更，故此本专栏除本篇外至少开15篇，每一篇将根据题目难度，选择适当的数量。