10M的分频

最新推荐文章于 2024-10-26 13:06:48 发布

原创最新推荐文章于 2024-10-26 13:06:48 发布 · 1k 阅读

1 ·

CC 4.0 BY-SA版权

文章标签：

#FPGA

FPGA 同时被 3 个专栏收录

12 篇文章

订阅专栏

基本电路

10 篇文章

订阅专栏

分频

1 篇文章

订阅专栏

本文详细介绍了一种基于Verilog的分频器设计方法，包括模块定义、参数设置、状态机实现及激励信号生成。通过实例展示了如何使用参数化方式灵活设定频率，适用于多种时钟频率需求。

源码：

module FenPing
#(
parameter N=10,
parameter M=N/2

)
(
    input clk,
	input rst_n,
	
	output ad_o,
	output [3:0]ad_o1

);

reg [3:0] cont;
reg vs;
always@(posedge clk)
begin
 if(~rst_n)
   cont<=0;
  else if(cont==N-1)
   cont<=0;
  else
    cont<=cont+1'b1;
end

always@(posedge clk)
begin
  if(~rst_n)
    vs<=1;
 else if(cont==0)
    vs<=1;
else if(cont==M)
	 vs<=0;
end
 assign ad_o=vs;
 assign ad_o1=cont;
endmodule

激励：
`timescale 1ns/1ns
module FenPing_tp();
reg clk;
reg rst_n;
wire ad_o;
wire ad_o1;
parameter N=10;
parameter M=N/2;
initial 
begin
 rst_n=0;
 
 #1000 rst_n=1;
 
 #10000 $stop;
end

initial 
begin
  clk=0;
end
always  #10 clk<=~clk;



FenPing #(
.N(N),
.M(M)
)FenPing_out(
 .clk(clk),
 .rst_n(rst_n),
 .ad_o(ad_o),
 .ad_o1(ad_o1)

);
endmodule

分频要记得一点是要把频率设置成参数。10M是频率，不是容量。1MHz=100_0000Hz
1s=1000ms=1000_000ns=1_000_000_000us