Verilog语法
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豌豆茶
这个作者很懒，什么都没留下…
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中文冒号在Quartus文本输入中惹得祸
如下图所示，20，21，22后面使用的是英文的冒号，但23后面使用的是中文的冒号。不仔细观察，很难找出来。原创 2020-05-02 21:36:59 · 259 阅读 · 0 评论 -
基于过程块的组合逻辑建模的基本规则
定义输出为寄存器类型的变量； 对一个输出尽量使用一个always模块完成对其的建模； 把所有与输出有关的输入写在always的敏感列表中； 用且仅用一组完整条件分支对输出赋值； 所有的赋值必须使用一种赋值。 ...原创 2020-04-25 07:15:34 · 359 阅读 · 0 评论 -
Verilog为什么需要顺序语句？
第一个是很多时序器件本身就是和时间有关的，如D触发器，其原理就是每当时钟上升沿来临之后就把输入端的数据存入，并且放在输出端口上，直到下一个时钟来临为止。 如果使用语言来描述一个器件符合上述原理，很明显需要用到时间先后的语法，而且在很多场合，使用顺序执行的语句可以有效的简化描述语言的数量，基于这个原因，描述有些电路结构需要使用顺序执行的语句。 但是即使使用顺序执行的语句描述出来的这种器件，也是在...原创 2020-04-25 06:48:25 · 394 阅读 · 0 评论 -
为什么Verilog中wire型变量不能在定义时给初始值？
在initial过程语句中赋初值时，不能对wire类型变量赋初值，能对reg,integer, real等类型变量赋初值。因为wire就是一根导线，没有存储功能。导线本身没有驱动能力，得由别的信号来驱动，它随时随着输入信号而改变。若想给某个wire信号赋初值，在仿真初始化文件中将其连接到一个reg信号后就行了，然后对这个reg信号赋初值即可。 ...转载 2020-03-28 10:23:35 · 9539 阅读 · 0 评论 -
过程赋值语句的两种延时模式
过程赋值语句的基本形式： 寄存器变量 = 表达式 考虑赋值过程的定时控制时，根据定时控制在过程赋值语句中的不同位置，存在两类原创 2020-03-27 20:48:31 · 1358 阅读 · 0 评论