新手开车123的博客

在C语言或者其他编程语言中for语句往往用作循环语句，但是在硬件电路Verilog中一般不在可综合代码中使用，因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，每条执行语句并不能有效地复用硬件逻辑资源，造成巨大的资源浪费。简单的说就是：for语句循环几次，就是将相同的电路复制几次，因此循环次数越多，占用面积越大，综合就越慢。for语句的一般使用情况：在testbench中使用，往往用于激励信号的生成。generate-for语句（可看上一篇博客）因为生成语句只要就.

generate语句的概念：生成语句主要用在对矢量、数组多个位或元素操作、连续assign赋值、重复例化模块等使用，主要是为了简化代码。语法：定义genvar，作为generate种的循环变量,可以在外面也可以在里面。generate语句中定义的for语句，必须要有begin，为后续增加标签做准备。begin必须要有名称，也就是必须要有标签，因为标签会作为generate循环的实例名称。可以使用在generate语句中的类型主要有：module（模块）UDP（用户自定义原.

概念：向量表示      ： reg [7:0] count一维数组表示  ： reg count [7:0] （默认每个元素位宽为一）                reg [7:0] count [3:0] 4个位宽为8元素的一维数组二维数组      ：reg [7:0] count [3:0][3:0] 可以看作矩阵赋值：向量：可以直接对整个向量赋值，也可以只对向量中的某些位赋值数组：只能对数组的某个变量或者数组的某个变量的某些位赋值对数组里的每个元..