VCS+Verdi 联合仿真-----FPGA开发

最新推荐文章于 2025-06-22 09:45:59 发布

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#FPGA开发

本文详细介绍了如何使用VCS和Verdi进行FPGA开发的联合仿真，包括配置参数、文件夹结构、仿真步骤。重点展示了38译码器的仿真过程，强调了使用fsdb文件以提高仿真速度。最后，作者预告了下篇笔记将讨论综合工具的安装。

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VCS+Verdi 联合仿真-----FPGA开发

简述

上篇文章记了VCS和Verdi的安装和破解，这篇文章
主要记的是VCS和Verdi的联合仿真。重点当然是配置vcs和verdi 的一大堆参数。因为我也是初学者，所以用的到参数并不多，之后可能回遇到更高深的用法，到时候再补充。这里主要是完成一个38译码器的仿真。
注：上篇笔记中的lmg_vcs每次关机重启都会失效，需要重新lmg_vcs激活，也可以加到启动项中。激活之后，断网运行仿真会更加流畅。

仿真步骤

1. 开发文件夹结构

#仿真文件
–decoder38_tb.v
#RTL级或行为级代码
–decoder38.v
#支持vcs或verdi -f参数，写着.v文件的路径
–filelist.f
#Makefile 文件用于编写vcs、verdi、clean等命令
–Makefile

2. 文件内容

下面内容仅供测试。
我的Makefile内容，可根据需要自由更改。

vcs:
	vcs \
	-full64 \ #vcs以64位运行
	-f filelist.f \	#如不使用-f参数，可以替换成每个文件的路径。filelist.f也就是将所有的需要仿真文件集合。但仿真文件一定要放在第一个位置
	-debug_all \	#不加此参数， 在生成fsdb波形文件时可能会出错。
	+define+DUMP_FSDB \	#定义宏，也可在仿真文件中添加，用于生成fsdb波形文件
	-P /home/chenqw/synopsys/verdi_2016.06-1/share/PLI/VCS