初学FPGA心得（对verilog语法的理解）

verilog语法与C语言大意类似，但关键词的不同导致对verilog难以理解

首先，大体框架，整个模块像是main函数。

{ }变成了begin和and

 

数字的表示方式变得不同

 <位宽><进制><数字>这种描述方式。

重点是位宽指的是二进制位宽，如果16进制一个数占4个位宽。

而不是如我一开始认为的一个位宽能承受一个16进制数

 

reg [width-1 : 0] R变量1，R变量2 。。。。；

wire [width-1 : 0] W变量1，W变量2 。。。。；类似数组

用“always”块

如：always@(posedge clk or posedge clr)是类似while语句的