Verilog HDL FPGA 计数器的设计及流水灯设计。

          计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。

项目一：实现一个简单的1到9的计数器。

项目分析：假设FPGA的晶振为50HZ，相当于1秒有50M次时钟周期，故计数一次的时间为1/50000000=20ns，若想计时1秒，故计数器要一直累加到50000000-1次，即可以达到想要的效果。

根据简单的时序图可以知道，若设计1到9的简单计数器，每当累加到9的时候要清0一次。故程序编写如下：

module jishuqi(
input wire      sclk ,
input wire      rst_n,

output reg[3:0] cnt
);
always@(posedge sclk)
begin
	if(rst_n==1'b0)
		cnt <= 1'b0 ;
	else if(cnt == 9)
		cnt <= 1'b0 ;
	else 
		cnt <= cnt + 1'b1 ;
end

endmodule

如想编写其他范围的计数器，只要在else if（cnt == n）更改n的值就可以编写使用！

下面是mode