本文详细介绍了使用Design Compiler（DC）进行综合的过程，包括Synthesis Transformation、环境准备、读入设计、约束设置、优化步骤等关键环节。通过DC进行Verilog到门级网表的转换、映射和优化，以满足时序和DRC约束。同时，文章还讨论了DC Shell的使用技巧和其他注意事项，如命令历史、自动补全和命令执行。
Synthesis Transoformation
- 转换：首先将Verilog转换成Gtech网表
- 映射：Gtech网表映射到目标库的门级标准单元
- 优化：满足时序（建立时间，保持时间，最大最小延迟）和DRC的约束（max_fanout, max_capcitance, max_transition, max_leakage_power）
环境准备
- get_attr [get pin …] name
- 行内注释，: # (冒号井号)
- 换行的反斜杠 \ 后面不能又空格，不然会报错
- 重复执行上次的命令!!
- set可以设置任意的变量，但是set_app_var设置的变量需要是应用支持的（具体可以在dc的变量guide里面查到）
- “printvar”，可以查看dc的变量设置
- dc不会递归寻找search path的子目录
- cell里面有一个延迟时间的查找表：对应不同的input_transitoin，不同的output_load所对应的delay时间
- hierachical design与flat design的区别：flat会把层次打散，只有一个层次
- leaf cell: A unique instance of a library cell within a design is called a leaf cell.是指在最底层的cell，不是hierachy cell。
读入设计
- 可以在elaborate后面指定top模块的名字
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