
FPGA(现场可编程门正列)
文章平均质量分 83
什么都没有,菜鸡
枫桥夜泊_knit
这个作者很懒,什么都没留下…
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(15)利用 VDMA 构造视频通路
太多了。。。。资源里面//download.youkuaiyun.com/download/qq_40178878/12405622原创 2020-05-10 11:02:56 · 289 阅读 · 0 评论 -
(14)产生频率可变的正弦波 ——PS端控制频率字 GPIO函数介绍 添加自己的函数
产生频率可变的正弦波——PS控制频率字1.代码 2.结果 3.步骤 4.函数介绍 5.分析与感想 6.添加自己的函数一.代码:#include "xparameters.h"#include "xgpio.h"#include "xuartps.h" // if PS uart is usedXUartPs Uart_PS; /* Instance of the ...原创 2020-03-24 12:23:22 · 1205 阅读 · 1 评论 -
关于PS的一点理解
对于pynq z2而言,其他应该也差不多:1.即使是PL端,在建立工程时如果导入了板卡文件,约束constrain文件有可能就已经存在(箭头的地方就表明有约束)2.对于zynq 7000的配置,如果建立工程的时候导入了板卡文件,大多数配置只需要 Run connection Automation即可,但是数据互联总线AXI要制定一下(是用Master还是用Slave,是用几个)另说...原创 2020-03-12 17:43:25 · 436 阅读 · 1 评论 -
(12)FPGA产生正弦波+ILA IP核 (逻辑分析仪)的运用(纯代码+DDS IP核)
产生频率可变的正弦波——逻辑分析仪的运用一、调用逻辑分析仪(ILA):(1)选择IP Catalog,并搜索ila(2)设置ILA的采样深度采样深度选择2048,然后设置探头的位宽为8位,最后点击generate二、调用ROM(1)点击IP Catalog 并搜索rom(2)深度设置为2^8=256,数据位宽8位(3)导入coe文件,并选择为10...原创 2020-03-12 17:14:41 · 1201 阅读 · 0 评论 -
(11)MIG(memory interface generate)IP核的创建
用于PL端片外DDR(1)选择IP【MIG】(2)更改名字(3)兼容性选择【可以不勾选】(4)选择DDR【按照开发板的资源选】(5)以下依次为:1:主时钟频率一般 400M 或 800M 2:主时钟和用户时钟的比例 2:1 或 4:1【若主时钟为400,比例为4:1,则用户时钟为100(下面的input clock period)】...原创 2020-02-13 22:04:01 · 1041 阅读 · 0 评论 -
******名词解析******
PLL:分频器,用于时钟的分频或者倍频MIG:memory interface generate(控制DDR的读写操作),动态内存的读写才需要这个控制器【XX_D_XX】原创 2020-02-13 22:21:38 · 218 阅读 · 0 评论 -
(7)字符串序列检测(主代码+testbench)
(1)主代码`timescale 1ns / 1ns//状态机之序列检测 welcommodule FSM( Clk, //时钟 Rst_n, //复位 Dv, //数据开始有效 Din, //数据输入...原创 2019-08-12 23:23:00 · 995 阅读 · 0 评论 -
(8)仿真的运用——simulation
(1)restart:复位Runall:一直运行,记得停止Run for :运行至设定的时间(图中为10us)(2)上面的标志:选中时序后,一个时序一个时序的走,addmaker:添加标志(3)添加显示方式...原创 2019-08-14 21:26:24 · 432 阅读 · 0 评论 -
(1)Verilog 语法基础
(1)四值逻辑系统:0、1、X(未知)、Z(高阻态,没有激励信号时悬空)(2)常用关键字: input、output、inout / begin、end wire、reg、parameter ...原创 2019-05-07 16:02:24 · 878 阅读 · 0 评论 -
vivado2019.1 安装(包含license)vivado安装
Xilinx采用的是ISE和vivado;Altera采用的是quartus II。安装这里更新到2019.1版本好几次下载失败(one or more files download failed),再重新下载就行(下载时别把下载界面最小化?下一次安装试试找百度网盘链接(下面就有),可能下的快一些链接:https://pan.baidu.com/s/19qBl50EvGqZXtMy6qII6Ew?pwd=4vkw提取码:4vkw下载完成,只需要解压part1点进part1,右键以管理员身份。原创 2020-11-07 10:46:42 · 83732 阅读 · 30 评论 -
(3)Verilog 语句命名意思 模块功能
(1)见代码风格命名-------------------(2)其他查表: DB:数据位宽,表示单字节8位(可表示0-255) DW:数据位宽,表示双字节16位(0-65535)(3)FIFO: VGA:27...原创 2019-05-09 14:49:57 · 680 阅读 · 0 评论 -
(2)Verilog 代码风格
(1)Verilog 2001标准的端口定义:https://blog.youkuaiyun.com/David_xtd/article/details/78350835(2)命名规则(3)华为规则:代码风格1. 用有意义而有效的名字 有效的命名有时并不是要求将功能描述出来 如 For ( I = 0; I < 1024; I = I + 1 ) Mem[I...原创 2019-05-07 16:06:40 · 601 阅读 · 0 评论 -
(6)Testbench仿真文件(计数器Counter为例)
(1)=====创建文件 (2)=====编写testbench文件======= 主文件`timescale 1ns / 1ps//=====(2)计数器,循环移位,串并转化=======module Counter (Clk,En,Rst,Cnt_result //功能一端口(计数器) ...原创 2019-08-03 18:23:14 · 3374 阅读 · 0 评论 -
(**)Vivado常见错误及其修改
程序错误提示(Log)(1)非法的递归实例化》》》实例化顶层模块和testbench的时候注意(后者正确)原创 2019-08-03 21:53:50 · 13448 阅读 · 3 评论 -
(4)FPGA学习思路
逻辑设计:1.接口设计:UART、CAN、SPI、LVDS(高速)2.状态机,线性序列机IP使用:计数器、IO接口、FFT、软核CPU等接口设计:Avalon ST、Avalon MM、FSMC和FPGA时序分析:时序分析和时序约束片上系统:SOPC:使用FPGA通用逻辑搭建CPU和外围设备电路Intel:NIOS II软核CPU、ARM-Cortex ...原创 2019-07-31 18:36:13 · 423 阅读 · 0 评论 -
(5)vivado 软件的使用
创建工程、执行工程流程1.create project 2.输入名称和创建位置 3.选择工程类型 4. 选择导入文件、编写和仿真语言 5.选择板子型号 ...原创 2019-07-31 20:43:54 · 883 阅读 · 0 评论 -
数字电路概述
一、掌握逻辑与时序:本质就是输入输出之间的逻辑关系(1)编码规则:BCD码:只能表示0--9格雷码:第一个相同,后面两两异或(8421码,余三码等)四位二进制数表示一位十进制数(2)逻辑代数运算:与、或、非、与非、或非、与或非(3)函数表达式:化简公式。。。(4)真值表(5)逻辑图(6)卡诺图(化简)(7)最大项与最小项(或与表达 与或表达)...原创 2018-06-05 22:27:14 · 488 阅读 · 0 评论