qq_40011737的博客

Pin1 的数值即上游已经走线的长度，针对底板而言这里可以理解为核心板的走线长度，Pin2 则是走线本板子后端的走线，可以理解为再下游的底板，而整个等长规则是确保Pin1 delay + Pin2 Delay + 走线长度 同组等长！另外，等长规则约束要精确到 pin pair，也即器件的管脚到管脚之间的走线，而非只是net,因为有的net涉及多个走线，等长分析时很可能是全部一起，而非信号实际流向的距离。Allegro 画PCB进行等长约束规则设置时，需要用到等长规则中的差值设置功能。

运放使用时振荡问题与反馈补偿电容问题

zynq7系列DDR3的PCB走线阻抗与端接电阻问题zynq7020仅PS带有DDR端口，兼容DDR2到DDR3协议，PCB设计主要参考ug933手册。本文主要讨论其走线阻抗与端接电阻问题。1. 官方推荐电压-1.5V/1.35VDDR3和DDR3L都同时支持1.5V和1.35V的I/O电压。·························2. 官方推荐走线阻抗–DDR3单端40，差分803. 官方推荐端接电阻–单端40，差分时钟804.正点原子开源的原理图–单端40.2，差分80

最近准备绘制xilinx的xc7z020clg400-2电路，需要准备前期的引脚、封装、电路的资料，再此汇总便于查阅。主要参考：···········1. ug865-Zynq-7000-Pkg-Pinout···········封装预览焊球尺寸与chip尺寸IO overview4. IO bank5. power IOs6. memory IOs7. BGA焊盘8. 引脚 asciiDevice/Package xc7z020clg400 9/18

避坑总结——MCU:stm32f103zet6与FPGA:cep4ce6e22c8 的4层PCB绘制一.总体介绍由于下项目需要，最近画了一块基于 stm32f103zet6 和 ep4ce6e22c8 的MCU+FPGA的双芯片PCB，期间遇到了不少坑，在此总结一下注意事项。废话少说直接上图：正面：背面：板子尺寸：10cm9cm0.16cm板子层数：4stm32部分为左半边电路,电路参考的是"正点原子"的开源的原理图. 开发板32部分实现的主要功能包括: 按键, LED, RTC, SD

这里写自定义目录标题简介EP4CE6E22C8 IO分布BANK IO分布简介EP4CE6E22C8作为可以手动焊接的一款轻量级cyclone IV系列芯片，百度了一大圈都只有一个用户手册，找不到引脚分布及引脚属性资料。我索性从quartus ii中直接截图下来，供以后设计PCB参考使用。EP4CE6E22C8 IO分布字有点小，放大看吧。BANK IO分布除去电源、地等，各个bank可用普通io情况...

AD18中批量更换原理图的库文件问题描述适用条件操作步骤总结问题描述用AD在进行PCB及电路原理图绘制过程中，由于软件更新版本问题，会遇到需要大量更换器件的原理图库情况，例如从protel99的 .lib 库到ad9 的.schlib 和 .pcblib ，再或者从分离的schlib和pcblib到集成库intlib，以及库文件的改名，都涉及到大批量更换原有库文件的问题。适用条件新的库函数中各个要用到的器件的名称与更换前的保持一致，否则不能自动匹配。操作步骤准备库文件。准备好用于替换的新库

利用ORCAD的pspice仿真分析电路的相位谱1.介绍2.搭建电路原理图3.建立仿真文件，进行交流分析4.仿真、查看输出5.总结1.介绍orcad配合pspice一直是电路原理图绘制和仿真的主要工具，pspice工具提供了诸如暂态分析、直流分析、交流分析等多个工具。学校主要教的是multisim，对orcad讲得很少，最进要利用orcad对运放构成的电路的频响、相移特性进行分析，发现资料幅度...