qq_39597489的博客

目录I/O接口时钟不确定性约束创建时钟组（set_clock_groups ）独占时钟组(Exclusive Clock Groups (-exclusive))异步时钟组(-asynchronous)I/O接口时钟不确定性约束要指定 I/O 接口不确定性,必须创建一个虚拟时钟,并通过引用此虚拟时钟的set_input_delay 和 set_output_delay 命令约束输入和输出端口。当 set_input_delay 或 set_output_delay 命令引用一个时钟端口或 PLL 输

目录vivado之reportGUI 输出报告方式：Tcl 命令输出报告：利用率报告 (Report Utilization)时钟利用率 (Clock Utilization)”报告布线状态报告(Report Route Status)噪声报告 (Report Noise)功耗报告 (Report Power)关于一些专业的术语-- 时序分析有关vivado之report参考 ug906 第 4 章:查看报告和消息GUI 输出报告方式：在gui 的上部选择reports 选项下拉菜单中有好多关于报告

目录quartus 仿真raoidioquartus 仿真raoidio版本 15.1仿真工具： modelsim 或者使用quartus 自带的modelsim 都可以参考手册：ug_rapidio-18-0.pdf在intel 的rapidio的手册中的2.5小节中有关于如何仿真的详细介绍。操作方法：生成好IP后：1、 打开modelsim 改变工作路径到：<your_ip>/simulation/mentor.在这个文件下有一个tcl脚本。2、 在modelsim

设置多线程的命令为： set_param general.maxThreads 4读取当前线程数的命令： 为get_param general.maxThreads需修改一个文件：在ug893中有说明关于vivado环境配置的文件Outputs for Environment Configuration文章中有说明：Vivado_init.tclNote: In Vivado Design Suite2016.4 and earlier releases, thefile name is in

接触vivado 已经一年左右了，结果发现对于vivado的约束使用并不是特别明白，今天发现在官方的ug945中有详细的介绍如何使用 Constraints Wizard ,虽然文档是英文的但是结合一个官方的example还是十分容易看懂的。如果有小伙伴也对vivado 的约束刚入手不妨去看一下这篇文章。已经看完基础的时序约束，对于高级的物理约束后面用到再去学习。...

参考ug903 p12报告约束编译顺序report_compile_order -

在 vivado 的ip核配置完成后会弹出一个关于IP综合的选项一个是”Global”，另一个是”Out of Context (OOC)”。默认情况下，Vivado Design Suite 会为综合后的 IP DCP 生成 OOC 运行。在“Generate Output Products”对话框中，选择以下任一选项：“Global Synthesis”：指示工具对当前设计执行自上而下的综合。选中该选项时会移除所有 OOC 运行文件。“Out-of-Context Settings”：支持您添加

vivado exception_access_violation 的错误在 vivado工程进行综合Implementation 中会遇到exception_access_violation这个错误1、解决方法首先关闭所有杀毒软件;2、打开 win + R 输入msconfig3、在msconfig的服务中找到FlexNet Licensing Service 64 取消勾选（也就是禁用这个服务）点击 确定4、重启计算机 ok了...

ebaz s9 zynq linux中关于网络的一些小问题在使用petaalinux 编译ebaz的linux时，如果只按照某金与某原子的linux教程制作linux系统会卡死在内核启动的过程中。其中包括下面的几个地方ebaz s9 里没有USB 所以在设备树里还有内核里都要去掉usb的使能。ebaz s9中没有IIC,SPI 所以在内核里都可以去掉。ebaz s9 中使用的是nand flash 我没有找到对应的手册，但是在linux 内核的nand flash 设置里需要去掉一个pl35的一个

学习手册 UG949对更加详细的约束信息参照 UG9061.组织管理约束文件对于简单的工程，我们可以按照下面的方法组织我们的约束文件：直接采用一个约束文件；物理约束+时序约束物理约束+时序约束（综合）+ 时序约束（实现）对于大型的项目或者是多个团队合作实现的约束可以采用下面的方法：一个顶层的物理约束+一个顶层的时序约束+对每个IP的约束或者每个模块的时序约束如果一个工程中存在多个约束文件，那么此时需要注意约束文件的编译顺序：在工程模式下可以使用reorder_files tcl

vscode 中文乱码用VsCode代替Vivado的文本编辑器—安利一波vscode 安装verilog插件Vivado加上VsCode让你的生活更美好

我的蚂蚁矿卡的ddr3是MT41K128M16JT-125:我们随便找一个Micron的DDR3或者SPI NAND FLASH，会发现丝印不是具体型号，真他妈奇怪！！！！！如：看了都有不知道什么型号的DDR芯片以前自己懵剩剩的，还好公司的硬件工程师帮我解答了多年以来的困惑：https://www.micron.com/support/tools-and-utilities/fbga丝印有两行：第一行的数字代表了产地等生产信息第二行是FBGA Code，通过这个可以在上述网址搜到产品的完整型号！！

vivado dds IP核笔记DDS IP核在vivado提供的GUI界面中，可以选择三种配置：Phase Generator and SIN/COS LUT (DDS)SIN/COS LUT only,Phase Generator这里记录一下DDS 的Phase Generator and SIN/COS LUT (DDS)与SIN/COS LUT only模式。Phase Generator and SIN/COS LUT (DDS)：在IP核内部集成好相位累加器与sin/cos模块，

FPGA 串口接收不准确，有误码FPGA 的Uart接收时，出现接收不正确的分析波特率计数值= 时钟频率/波特率FPGA 的Uart接收时，出现接收不正确的分析波特率计数值= 时钟频率/波特率协议：1位起始位，8位数据位，1位停止位；FPGA的串口接收设计，由于：在串口传输8bit数据时需要10bit 才可以，在接收bit位时，将8bit数据接收完成后，还有1bit 的停止位，如果在接收...