善良の一休君的博客

目前，学习与开发FPGA的程序员们大多使用的是Verilog HDL语言（以下简称为Verilog），关于Verilog的诸多优点一休哥就不多介绍了，在此，我们将重点放在Verilog的运算操作上。 我们都知道，在Verilog中，运算一般分为逻辑运算（与或非等）与算术运算（加减乘除等）。而在一开始学习Verilog时，老司机一定会提醒我们，“切记，千万别用‘/’除、‘%’取模（有的也叫取余）和‘

想必学过信号的同学都知道“时域”和“频域”是信号的基本性质，也是分析信号的两个重要方式。（注：本文指的信号均为一维信号，二维信号一般泛指图像信号） 信号的时域信息，即我们使用示波器采集信号时，在示波器界面上显示的信号的波形。但信号的频域信息往往隐藏其中，我们不能直接观察信号的频域信息。此时我们需要采集一段时域信号，并对其做傅里叶变换即可得到信号的频域数据。 因此接