小秦同学的博客

【代码】阻塞非阻塞和延时的奇妙组合。

一文让你看懂IIC\SPI\UART协议

CMOS电路在功耗、抗干扰能力方面具有不可替代的优势。CMOS电路中最主要的部分是上拉网络（pull up net）和下拉网络（pull down net），这两个网络内部结构是对称互补的。上拉网络中全是PMOS管，下拉网络中全是NMOS管，由于互补，上拉网络和下拉网络不会同时导通。CMOS电路的功能可以由上拉网络或者下拉网络来单独确定。设计的时候就可以先根据功能确定逻辑表达式，然后选择上拉网络或者下拉网络进行切入，根据表达式确定MOS管的串并联关系，然后画出其中一个网络，再根据对称互补的原则画出另一个

AXI总线是一种总线协议，是ARM公司提出的AMBA3.0协议(目前已AXI4已发布) 中的最重要的部分，是一种高性能、高带宽、低延时的片内总线。支持不对齐的数据传输和突发传输。在突发传输中只需要首地址，并且支持同时分离的读写数据通道、支持显著传输访问和乱序访问。...

组合逻辑之乘法器的4种方法——并行、移位相加、查找表和加法树乘法器

verilog中task、function和moudle的区别task可以启动其他任务或者函数；而function不能启动任务task可以定义自己的仿真时间，而function不可以；function返回一个值，而task不返回值；function至少需要一个输入变量，而task可以没有或者有多个类型的变量；function的目的是返回一个用于表达的值；moudle可以实现复杂的时序逻辑，而task不行，task不可以有always语句，task和function只能实现

FPGA实现FIR滤波什么是FIR滤波？FIR(Finite Impulse Response) Filter:有限冲激响应滤波器。FIR滤波器这里就不赘述其原理了，晚上有很多解释的。我这里给两个我参考的，并且认为还不错的一个视频教你理解两种数字滤波器，学数字信号处理必看FIR数字信号滤波器FIR滤波器的verilog实现源代码`timescale 1ns / 1ps////////////////////////////////////////////////////////

FPGA中的数据格式文章目录FPGA中的数据格式浮点数IEEE754标准(基数为2的情形)三种精度规格化和非规格化浮点数运算（这里用十进制为例）定点数整数定点纯小数定点带小数浮点数与定点数的比较浮点数浮点数由4部分组成：符号位、尾数、基数、指数IEEE754标准(基数为2的情形)三种精度单精度(32位，对应于C语言中的float)双精度(64位，对应于C语言中的double)扩展精度三种精度总结规格化和非规格化规格化当E所表示的二进制序列不全为0也不全

作 者：韩 昊知 乎：Heinrich微 博：@花生油工人知乎专栏：与时间无关的故事谨以此文献给大连海事大学的吴楠老师，柳晓鸣老师，王新年老师以及张晶泊老师。转载的同学请保留上面这句话，谢谢。如果还能保留文章来源就更感激不尽了。——更新于2014.6.6，想直接看更新的同学可以直接跳到第四章————我保证这篇文章和你以前看过的所有文章都不同，这是12年还在果壳的时候写的，但是当时没有来得及写完就出国了……于是拖了两年，嗯，我是拖延症患者……这篇文章的核心思想就是：要让读者