Junluoyu的博客

第二章 数据类型 1.内建数据类型 1.1 logic类型 ​ 原本的verilog代码中，需要分辨reg以及wire两种类型。在sv中，新加入了logic类型（逻辑类型）。 ​ logic类型既可以代替reg，也可以代替wire。但是logic不能有多个结构性的驱动，所以在对双向总线建模时，不能使用logic，而是应该使用wire类型 ​ 在代码中一律使用logic，这样当一个信号被多次驱动就会编译报错。如果你知道该信号确实需要被多次驱动，可以直接使用wire。 1.2 双状态数据类型 双状态（0

第三章 过程语句和子程序 1.过程语句 sv吸收了C++的一些特性，包括了break以及continue语句等。 //for循环语句以及do……while语句 initial begin:example //可以给这个initial起一个编号名，这里叫example integer a[10],sum,j; for(int i=0;i<10;i++) //为每一个数组元素赋值 a[i]=i; sum=0;