BD文件validata design时候报错：Bus Interface property FREQ_HZ does not match

此次主要原因为AXI （GP）总线接口的时钟为外部输入，但是该外部接口没有从M_AXI_GP1_ACLK上右键Make External ,而是直接复制其他输入端口，导致该端口的时钟属性丢失与M_AXI_GP1接口属性中的FREQ_HZ不匹配导致报错。
解决方法：外部接口输入输出时要进行Make External操作，而不是复制其他端口！！！