<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[qq_38457253的博客]]></title><description><![CDATA[分享Cadence操作小妙招]]></description><link>https://blog.youkuaiyun.com/qq_38457253</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; qq_38457253]]></copyright><item><title><![CDATA[cadence放置器件默认不带位号]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/165619859</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/165619859</guid><author>qq_38457253</author><pubDate>Wed, 16 Sep 2026 16:50:14 +0800</pubDate><description><![CDATA[在 ‌‌ 里想让新放置的元件不带位号（显示为?），核心是关闭自动编号功能。具体操作如下：‌‌关键点：只有把这两项都取消，新放置的元件才会保持?状态；如果只关一个，可能还是会自动编号。‌‌完成设置后，再放置元件时就不会自动分配位号了。需要恢复自动编号时，回到同一位置重新勾选即可。‌‌。]]></description><category></category></item><item><title><![CDATA[Cadence 小知识(25)---层次式原理图设计]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/165619269</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/165619269</guid><author>qq_38457253</author><pubDate>Wed, 16 Sep 2026 16:31:49 +0800</pubDate><description><![CDATA[Cadence 小知识(25)---层次式原理图设计_cadence原理图设计-优快云博客]]></description><category></category></item><item><title><![CDATA[CRPS 服务器冗余电源规格详解：从外形、输出、保护到 PMBus 管理]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/164267503</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/164267503</guid><author>qq_38457253</author><pubDate>Tue, 01 Sep 2026 20:02:34 +0800</pubDate><description><![CDATA[CRPS 服务器冗余电源规格详解：从外形、输出、保护到 PMBus 管理_crps电源规范-优快云博客]]></description><category></category></item><item><title><![CDATA[ZXDN10 S1205SAW 10A/50W 5V Synchronous Buck Converter]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/164256360</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/164256360</guid><author>qq_38457253</author><pubDate>Tue, 01 Sep 2026 11:25:56 +0800</pubDate><description><![CDATA[ZXDN10 - DONE.LAND]]></description><category></category></item><item><title><![CDATA[Capture CIS配置]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/164086839</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/164086839</guid><author>qq_38457253</author><pubDate>Wed, 26 Aug 2026 13:47:50 +0800</pubDate><description><![CDATA[摘要：本文为OrCAD Capture CIS设计技巧系列教程，分为两部分内容：(1)介绍Capture CIS配置中的数据库搭建及ODBC连接设置方法；(2)详解DBC文件配置与Capture软件的结合使用。两篇教程均来自博客园&quot;新桥电子&quot;的技术分享，为工程师提供OrCAD Capture CIS工具的高效使用指南，帮助优化电路设计流程。文章链接分别为https://www.cnblogs.com/xinqiaodianzi/p/22547884和https://www.cnblogs]]></description><category></category></item><item><title><![CDATA[Cadence 17.2 allegro如何设置PCB原点]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/160354795</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/160354795</guid><author>qq_38457253</author><pubDate>Tue, 21 Apr 2026 09:19:37 +0800</pubDate><description><![CDATA[在Allegro中设置PCB原点位置的方法：通过菜单栏选择&quot;Setup-Change Drawing Origin&quot;命令，然后点击目标位置即可将原点重设至该点。通常建议将原点设置在板的左下角以便于坐标定位和元器件布局。这一操作可以方便设计过程中的尺寸测量和元件摆放。]]></description><category></category></item><item><title><![CDATA[Altium Designer 2012 如何显示表贴器件和直插器件管脚编号及网络名称]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/160342256</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/160342256</guid><author>qq_38457253</author><pubDate>Mon, 20 Apr 2026 18:09:01 +0800</pubDate><description><![CDATA[该文章摘要介绍了如何显示PCB设计中表贴器件和直插器件的管脚编号及网络名称。对于表贴器件，需勾选两个特定复选框来显示其管脚编号和网络名称；而直插器件则需要额外勾选另外两个复选框才能显示相同信息。操作后，两种器件的管脚编号和网络名称均能正常显示，同时过孔的网络名称也会一并显示。全文通过图示和文字说明详细展示了设置步骤和最终显示效果。]]></description><category></category></item><item><title><![CDATA[Cadence 17.2 allegro如何导出封装库-library]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/160254881</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/160254881</guid><author>qq_38457253</author><pubDate>Fri, 17 Apr 2026 16:37:22 +0800</pubDate><description><![CDATA[这篇文章介绍了如何从设计好的PCB板（如test1.brd）中导出所有器件封装。操作步骤包括：选择导出路径，新建一个文件夹（如lib_brd_test），然后点击Export即可将所有封装导出到指定文件夹。这种方法简单高效，方便后续使用和管理封装库。]]></description><category></category></item><item><title><![CDATA[Cadence 17.2 allegro如何显示原点坐标]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/160017677</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/160017677</guid><author>qq_38457253</author><pubDate>Fri, 10 Apr 2026 11:52:25 +0800</pubDate><description><![CDATA[Allegro中显示原点的方法：进入Setup-&gt;DesignParameters菜单，选择Display选项卡，勾选DisplayOrigin选项即可在画布上显示原点标记。这一操作可帮助用户快速定位设计原点位置。]]></description><category></category></item><item><title><![CDATA[Cadence 17.2 allegro怎么把线从中间剪掉一段]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/159961728</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/159961728</guid><author>qq_38457253</author><pubDate>Thu, 09 Apr 2026 09:42:43 +0800</pubDate><description><![CDATA[本文介绍了两种PCB设计中的线段剪切方法：1）剪切丝印线：右键选择Cut命令，点击线段起点和终点后右键确认完成；2）剪切导线：同样右键选择Cut，指定起止点后右键确认。两种操作均采用相同的剪切流程，适用于不同类型的PCB线段编辑。]]></description><category></category></item><item><title><![CDATA[Cadence 17.2 allegro修改一段走线、一条走线（两个pin之间或者两个过孔之间）、一层相同宽度走线的线宽]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/159957430</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/159957430</guid><author>qq_38457253</author><pubDate>Thu, 09 Apr 2026 09:42:18 +0800</pubDate><description><![CDATA[摘要：本文介绍Allegro软件中三种PCB走线宽度修改方法：1）修改单段走线：选择【Edit】&gt;【Change】，勾选【Clinesegs】和【Linewidth】，设置目标宽度后点击修改；2）修改整条走线：同样路径勾选【Clines】；3）批量修改同层同宽走线：使用【Edit】&gt;【ChangeWidth】，指定原宽度和新宽度后框选目标层走线。每种方法都需在【Options】面板精确设置参数，最后右键【Done】完成操作。]]></description><category></category></item><item><title><![CDATA[Cadence 17.2 allegro过孔via不显示内径设置]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/159956693</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/159956693</guid><author>qq_38457253</author><pubDate>Wed, 08 Apr 2026 14:36:24 +0800</pubDate><description><![CDATA[摘要：解决PCB设计软件中过孔内径不显示的问题，可通过菜单Setup→Design Parameters勾选Plated Holes选项实现。该操作能显示过孔内径，确保设计准确性。适用于需要检查过孔属性的工程师，简单有效。（50字）]]></description><category></category></item><item><title><![CDATA[Cadence 17.2 allegro 如何设置route keepin , package keepin]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/159955660</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/159955660</guid><author>qq_38457253</author><pubDate>Wed, 08 Apr 2026 14:12:01 +0800</pubDate><description><![CDATA[菜单：Edit ->z-copy->options->route keepin / package keepin->offset->40（根据需要甚至该值，例如route keepin设置40mil，package keepin设置80mil。2、创建package keepin。1、创建route keepin。在outline上单击鼠标左键。在outline上单击鼠标左键。]]></description><category></category></item><item><title><![CDATA[Cadence 16.6 Allegro手工绘制板框和倒角的方法]]></title><link>https://blog.youkuaiyun.com/qq_38457253/article/details/159801099</link><guid>https://blog.youkuaiyun.com/qq_38457253/article/details/159801099</guid><author>qq_38457253</author><pubDate>Fri, 03 Apr 2026 17:35:36 +0800</pubDate><description><![CDATA[本文介绍了使用Cadence Allegro 16.6手工绘制PCB板框的详细步骤。主要包括：1）设置环境参数，包括选择单位、画布大小和原点位置；2）两种绘制方法：鼠标绘制（简单但精度低）和坐标输入绘制（精确但步骤复杂）；3）两种倒角处理方式：倒圆角和倒多边形角。文章为PCB设计人员提供了实用的操作指南，重点讲解了精确绘制板框和倒角的技巧。]]></description><category></category></item></channel></rss>