qq_38377946的博客

跑通ad_saver目前的配置FPGA 端：写时钟200K，读时钟与主频时钟相同，24M 占比50%fifo的写使能，原来设置的写递增数时默认是1 ，AD采集时另一个，改成写递增数时与写递增数的写使能保持一致，AD采集时不变，这样，在模拟数据时，数据一产生就开始往里写，具体的流程如下在FPGA输出端采用chipscope抓取到的数是正确的 ，隔一段时间读取一组数，从1-256开始，一组一组递增...

ACCESS_ONCE宏定义如下：#define ACCESS_ONCE(x) (*(volatile typeof(x) *)&(x))从语法上讲，强制编译器每次使用x从内存中获取地址指针取其值对于单线程程序而言这个没什么用，但是对于多线程，可以避免编译器的优化造成的错误例如：例程1：static int should_continue;static void do_something ( void );... while (should_con

tx1: 不增加TCP部分，传输有限数据FPGA部分：FPGA_Demo\Demo1\my_upp初始值为2，触发后0-1024递增，增加count变量控制UPP上传数组的个数：count<8’d66DSP部分：（主要修改upp接收的内存大小）在文件 shared-protocol.h，原来是641024=64k,现在修改大小为6464=4k在shared- config.bld 和dsp-configuro-linker.cmd 均修改SR0原来： SR_0 (RWX) .

一部分转载自http://blog.youkuaiyun.com/hw5226349/ 源自于这是翻译TI官方文档《KeyStone Architecture Universal Parallel Port (uPP)》SPRUHG9有关通用并行端口uPP的内容（除寄存器部分）另一部分来自于创龙官方例程的解析，结合实际需要可选择更改配置1.1 外设的功能通用并行端口外设（uPP）是一种专用数据线和最小的控制信号的多通道高速并行接口。设计用于每通道高达16bits数据宽度的ADCs、DACs传输，也可以用