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ChipChatter
FPGA工程师练习生，希望我的文章能够帮助解决您的问题。
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vivado 建立多个仿真环境，active选择激活不同的仿真环境
本文介绍如何创建不同的仿真set原创 2023-03-29 11:30:56 · 1590 阅读 · 0 评论 -
用Vscode编辑verilog代码配置
vscode编辑verilog的配置与插件安装原创 2022-07-09 09:17:00 · 20344 阅读 · 6 评论 -
FPGA调试技巧：将仿真图像数据输出到TXT或者输出成为BMP文件
FPGA调试图像处理技巧，将FPGA中的图像数据输出到TXT文件中，并且将其显示。原创 2022-03-24 21:26:54 · 4978 阅读 · 3 评论 -
verilog 组合逻辑的一些知识点，verilog赋值，判断语句更好的写法
verilog 语法问题原创 2022-03-22 18:48:14 · 1738 阅读 · 0 评论 -
生成COE文件注意事项
使用bmp2mif软件生成coe文件，生成的coe文件出错。原创 2022-03-20 19:50:25 · 597 阅读 · 0 评论 -
vivado ps开发FPGA中generate output product 和 create HDL Warpper的作用
我们用block design的方式ZYNQ FPGA时，会有一个bd文件，而我们vivado在编译的时候编译的是.v文件，因此软件还需要将bd转换成可综合的verilog文件。generate output product用于生成bd下一层的顶层（里面包含了你调用的所有核）create HDL warpper用于生成bd上一层的顶层（让这个bd可综合）...原创 2021-12-17 14:02:21 · 10547 阅读 · 10 评论 -
FPGA存储块，有没有使能Primitives output Register作用
在FPGA中，ROM,RAM存储块在IP核配置中都有一个配置选项：Primitives output Register，比如下图的rom IP核配置界面接下来以RAM读写为例，我这里RAM的第一个数值为1，我们观察第一个数值的位置即可看出这个reg的作用，我这里是always Enable配置：没有勾选Primitives output Register的情况，当我们给了ADDR后，1个时钟周期后，RAM存储块能够读出数值。勾选Primitives output Register的情况，当.原创 2021-12-14 14:58:26 · 5113 阅读 · 2 评论 -
vivado无法打开vitis, 卡在loading org.eclipse.e4.ui.css.swt界面，软件无响应
loading org.eclipse.e4我解决这个问题解决了两天，网上的资料都不行，删文件什么的，都不行。倒腾了很久，最后也不知道怎么突然就好了，记录解决问题的思路：思路vitis出现的问题都可以去看eclipse, 因为vitis是基于eclipse的，直接搜索vitis是很少资料的，所以就可以转到去找eclipse解决方法。可以尝试直接去打开vivado安装目录下eclipse文件夹的eclipse.exe文件，应该是无法打开的状态。所以主要就是解决这个eclipse.exe。根据网上资原创 2021-12-09 15:15:17 · 2785 阅读 · 3 评论 -
win10安装vivado + vitis 2019.2 教程
win10安装vivado + vitis 2019.2 教程安装包：链接：https://pan.baidu.com/s/1fPlNDzpC0EPXMhOloDyzfA 提取码：1234网上其他博主的安装教程，比如：vivado2019.2的安装，最后是没有安装上vitis PS端开发软件。本篇教程最后是由vitis+vivado安装步骤：1.双击安装程序.exe，有个弹窗选项，选择continue.这个界面全部勾上2.这里选项很重要！！选择vitis,我查了下，你选择vitis相当于选择了原创 2021-08-03 16:55:35 · 14367 阅读 · 23 评论 -
SDRAM为什么可以复用行列地址线
写数据命令写数据时序写数据命令没有row地址是因为在个ACT命令的时候，就指定了是哪一行。所以他可以复用地址线。（行和列是不同时间段给的，行地址在ACT命令的时候给，列地址后面写的时候慢慢给。因为列刷新比较多。刷新完一列才要刷新一次行）1.ACT2.Write3.PRE(要换行了，要刷新了，需要给PRE命令，不过必须要等突发长度写完了才能刷新)网络上的参考：第四章 存储器...原创 2021-04-21 16:55:01 · 2005 阅读 · 0 评论 -
ModelsimSE仿真Quartus ii13 IP核
参考这篇文章：如何用ModelsimSE仿真IP核-以PLL为例我在library按照教程添加了库和文件，并且修改了Modelsim.ini文件。但是软件上始终显示empty。并且无法编译里面的文件。解决方法： 我也还没有实际解决这个问题，我将220model.v, altera_mf.v文件一起添加到工程中。进行编译，然后在点击开始仿真，能够进行IP核的仿真了。缺点就是这个不像那个教程中的，一次配置，终身试用，这个换个工程就要重新添加文件。...原创 2021-03-17 21:45:22 · 657 阅读 · 0 评论 -
ZYNQ使用MIO点亮PS端的LED VS STM32点亮LED
参考正点原子视频：视频B站地址上一篇博文介绍了ZYNQ中PS端的GPIO正点原子ZYNQ PS端GPIO部分内容总结这一篇文章按照正点原子视频顺序，说一下如何控制PS端让MIO端口输出高低电平来点亮PS端的LED.我的实验平台：黑金7020开发板（我觉得黑金资料不适合我，文档只写了步骤，没有解释为什么要勾那些选项！）因为是基于PS端的，因此也需要创建一个ZYNQ7的block，配置一下DDR，要使用的外设等硬件配置信息。然后导入SDK中，这里的内容跳过，可以参考正点原子领航者ZYNQ嵌入式开发原创 2020-11-20 11:02:38 · 1023 阅读 · 0 评论 -
正点原子ZYNQ PS端GPIO部分内容总结
正点原子视频上的笔记：GPIO是一个外设，用来对器件的引脚作观测以及控制MIO（Multiuse I/O）,将来自PS外设和静态存储器接口的问题多路复用到PS的接口上。GPIO可以独立且动态的编程，作为输入/输出 以及中断模式。GPIO被分成了4个Bank. Bank0，Bank1通过MIO连接到PS的引脚，Bank2/Bank3通过EMO连接到PL软件通过一组存储映射的寄存器来控制GPIO。寄存器组DATA RO.用来反映器件引脚的状态。DATA，在GPIO被配置成输出的时候，该寄存器原创 2020-11-19 15:12:01 · 1291 阅读 · 3 评论 -
Spartan-6 FPGA 如何使用ISE下载程序
一般FPGA都是基于SRAM技术的，SRAM的数据是掉电丢失的。所以我们如果要每次上电都让 FPGA 运行一个程序，那么就需要一块Flash，将程序放到flash中，上电的时候，再将程序bit流加载到FPGA中。但是每次都这样做会消耗大量的时间，因此在调试的时候，我们一般都是使用JTAG下载数据。接下来我们来学习一下这两种下载方式。先说两个小知识点：1.在下载的时候要先看看你的下载器...原创 2019-01-14 20:51:40 · 9049 阅读 · 4 评论 -
ISE14.7编译仿真库后错误的解决方法
主要参考的文章：安装ISE14.7常见问题以及解决方法ISE与Modelsim联合使用的方法出现的问题如何设置ISE与Modelsim的联调 问题：按照NIGNHECHUAN那个博客安装后，每次通过ISE打开Modelsim后都会提示这是因为他没有把编译库的目录告诉ISE 解决方法看第一篇文章。点击这个Process Properties这个然后...原创 2018-11-21 09:53:31 · 5169 阅读 · 2 评论 -
FPGA DDR3 Demo的测试和自建仿真平台
一. Demo的测试：新建完一个DDR3的IP核后，在core的MY_DDR3_example_design的simulation文件夹里面有README.txt README里面会有提示你需要有哪些步骤。 1.打开仿真的工程，然后选择运行tcl脚本tcl scripts 然后点击run一下tcl。2.根据readme的提示，change Directory...原创 2018-12-20 14:37:14 · 4053 阅读 · 10 评论 -
Xilinx Spartant6 DDR3 IP核的创建
新建一个ISE工程，然后创建一个Ip核。选择MIG Virtex-6的ip，双击。1.双击打开IP核设置的界面。点击next2.第二个界面然后点击next3.第三个界面我们这里不勾选，直接next4.FPGA的原理图，由图可知这块板子的...原创 2018-12-26 21:33:23 · 2039 阅读 · 1 评论 -
quartus ii 增量编译
首先，得先看看QuartusII的编译过程是个怎么样的，要了解这个过程很简单，看看下面这张图，谁都不陌生：当我们点全编译之后，下面的几个过程就会一个一个打上勾，而我们编译的过程也就是和这个运行过程是一致的：先是分析综合，再是布局布线，然后是汇编（这里不是指汇编语言的汇编，而是说将布局布线后的“电路”汇编成可下载到芯片内的“程序”，即.sof文件，在配置FPGA时候使用到的文件后缀），还有时...转载 2018-12-27 21:59:00 · 4777 阅读 · 0 评论 -
Altera DDR3 IP Core的调用方法
Altera DDR3 IP Core的调用方法FPGA本篇文章介绍一下如何使用Quartusii13 来生成DDR3 IP核的例化模板。1.点击生成IP核 2.选择创建IP核，然后点击next 3.选择DDR3 IP核 4.选择你开发板上DDR3的器件,然后点击Apply 5.设置ddr3 phy setting memory clock ...原创 2018-12-18 16:49:28 · 5955 阅读 · 1 评论 -
FPGA驱动USB协议芯片的测试
实验的开发板:黑金AX516 开发板本篇讲解如何向USB协议芯片写入数据。1.USB协议芯片引脚功能 主要的需要配置的功能引脚 数据引脚 有用的引脚 ifclk , //同步时钟 s_rst_n , usb_full , //满标志 usb_empty , //空标志 usb_slcs , //FIFO使能标志 usb_slwr , //FIFO写触发标志 ...原创 2018-12-25 17:39:31 · 1877 阅读 · 0 评论 -
FPGA驱动USB芯片的读测试
上一篇说道了写时序，今天来讲讲读时序。1.USB芯片读时序图由此可以看出他用到的信号线是 ifclk,slrd,flag_empty, usb_fdata, sloe,slcs这几个引脚。所以就要写程序去满足他的时序。 写程序前想的时序： write时序中，使用的是FIFO的满标志，read时序中，使用的是FIFO的空标志。2.代码：// ***********...原创 2018-12-26 10:58:03 · 1630 阅读 · 0 评论 -
通过ISE自建Spartan6 FPGA DDR3仿真平台
上一篇讲到了如何去运行xilinx给出的ddr3 ip sim example。这次来讲解一下如何通过自建的来仿真DDR3。1.新建一个工程。新建一个top.v的文件。等会DDR3 Ip核例化在top中将DDR3 ip核添加到工程中，(.xco后缀的文件。)在生成的IPcore的docs文件夹里面有IP核需要参考的手册。打开mig_39_2的例化模板将DDR...原创 2019-01-01 20:20:41 · 2745 阅读 · 4 评论 -
Spartan6 FPGA 使用ISE自建DDR3写测试平台
Spartan6 FPGA DDR3自建写测试平台FPGA先简单总结一下前面建立FPGA DDR3 IP Core，以及简单简述一下DDR3 IP Core的信号。1.DDR3 IP core建立的时候，如果网上没有搭建这个IP核的资料，我们要怎么搭建呢?2.打开后得到这个文档，点击Click here,可以获得这个IP Core的搭建设置方法3.点击Click here后，...原创 2019-01-18 09:49:26 · 2299 阅读 · 7 评论 -
Quartusii13和vivado如何加快编译速度
Quartusii13和vivado如何加快编译速度 Quartusii13加快编译速度设置 Vivado加速编译设置 Quartusii13加快编译速度设置打开一个工程，然后打开quartusii13的Assignments --- settings2.点击compilation process setting去改变编译选项，Parallel compilati...原创 2019-01-19 12:45:10 · 9371 阅读 · 0 评论 -
FPGA延拍操作
如果要延半个时钟，使用negedge（和system clock相反的时钟即可）。如果要延1个时钟，则使用时序逻辑，如果要立即复制，使用组合逻辑always(*)或者assign语句来实现。...原创 2019-01-19 20:38:12 · 843 阅读 · 0 评论 -
ISE安装教程和常见问题解决方法
今天安装Xilinx的FPGA编译器的ISE 14.7安装出现了贼多问题，现在解决了，分享一下安装的教程和错误解决方法的链接~ ISE 14.7的安装包链接： 链接：ISE网盘链接密码：6746 安装教程： ISE安装教程 遇到坑解决方法： win10下安装ISE 14.7 ISE14.7兼容性问题集锦 如果遇到X...原创 2018-08-04 20:20:20 · 14773 阅读 · 0 评论