FPGA(三)：功耗结构设计

最新推荐文章于 2024-08-06 14:02:48 发布
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分类专栏： FPGA ASIC
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本文介绍了FPGA功耗优化的五个关键方法：通过时钟控制减少无效功耗，解决时钟偏移问题；输入控制优化输入信号斜率，避免悬空引脚；减少供电电压以降低动态功耗，但可能影响性能；利用双沿触发触发器降低时钟频率的影响；以及采用串行端接来节省功耗。这些策略旨在平衡性能与功耗之间的关系。

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目录

方法一：时钟控制

方法概述

此方法造成的问题：时钟偏移

 如何解决问题：控制偏移

方法二：输入控制

方法三：减少供电电压

方法四： 双沿触发触发器

方法五：修改终端

方法一：时钟控制

方法概述

动态禁止某些区域的时钟，即使用使能引脚来选通时钟。

此方法造成的问题：时钟偏移

如下图中所示,时钟的延时dC比组合逻辑的延时dL大，则会造成同一个时钟沿，信号同时在第二级和第三级之间传播，这种时钟偏移会引起电路的突然失效。

 

 如何解决问题：控制偏移

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笔者经历过一个项目，整个系统的功耗达到了100w，而单片FPGA的功耗估计得到为20w左右，有点过高了，功耗过高则会造成发热量增大，温度高最常见的问题就是系统重启，另外对FPGA内部的时序也不利，导致可靠性下降。另一个层面是具体的实现方法，设计中所有吸收功耗的信号当中，时钟是罪魁祸首。图5中的功耗是设置成“Write First”时的，图7中是设置成“NO CHANGE”后的功耗，BRAM的功耗从0.614W降到了0.599W，因为只使用了7%的BRAM，如果设计中使用了大量的BRAM，效果能更加明显。
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