Quartus Error (10170): Verilog HDL syntax error XX near text “always“； expecting “end“

问题描述：

在进行Verilog编程的时候出现了这个错误

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原因分析：

1.没有正确配对always 和 end
2.一般回来搜索这个问题的都应该不是出现配对问题，应该是在if else语句里嵌套了always导致了这个错误。

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解决方案：

1.如果是没有配对，那么就配对好always和end
2.如果是ifelse嵌套了always，那么就只能改掉这种写法。